Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "complexity reduction" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 17
Tytuł:
Efficient Schur Parametrization and Modeling of p-Stationary Second-Order Time-Series for LPC Transmission
Autorzy:
Wielgus, A.
Zarzycki, J.
Powiązania:
https://bibliotekanauki.pl/articles/226070.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
second-order nonstationary time-series
linear Schur parametrization/modeling
complexity reduction
Opis:
Following the results presented in [21], we present an efficient approach to the Schur parametrization/modeling of a subclass of second-order time-series which we term p-stationary time-series, yielding a uniform hierarchy of algorithms suitable for efficient implementations and being a good starting point for nonlinear generalizations to higher-order non-Gaussian nearstationary time-series.
Źródło:
International Journal of Electronics and Telecommunications; 2018, 64, 3; 343-350
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Socjologiczny syndrom Münchhausena. Złożoność w teorii i praktyce
Complexity in Theory and in Practice
Autorzy:
Sojak, Radosław
Powiązania:
https://bibliotekanauki.pl/articles/427416.pdf
Data publikacji:
2013
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
złożoność
redukcja złożoności
style badawcze
socjologia
complexity
reduction of complexity
research styles
sociology
Opis:
Artykuł reinterpretuje stosunek socjologii do zagadnienia złożoności świata społecznego w kategoriach ogólnej teorii systemów (ze szczególnym uwzględnieniem teorii systemów społecznych Niklasa Luhmanna). W centrum analizy staje proces redukcji złożoności traktowany jako mechanizm wewnątrzsystemowy. Stąd pytanie o to, jak socjologia radzi sobie ze złożonością świata, staje się pytaniem, jak socjologia zarządza własną złożonością. Dla przeprowadzenia wstępnej analizy tego zagadnienia wprowadzona zostaje kategoria stylu badawczego oparta na teoretycznych zapożyczeniach z systemów Harrisona White’a, Pierre’a Bourdieu oraz Ludwika Flecka. Na tej podstawie wyróżnione zostają trzy dominujące style badawcze w socjologii: tekstualny, surveyowy oraz tożsamościowy. Żaden z nich – sugeruje autor – nie sprzyja zarządzaniu złożonością dyscypliny.
The article grasps the relation of sociology towards the issue of social complexity in terms of the general systems theory (particularly – the theory of social systems by Niklas Luhmann). The analysis focuses on the intrasystemic process of complexity reduction. Hence the question: How sociology copes with the world’s complexity turns into the question: How sociology manages its own complexity. The category of ‘research style’ inspired by the theories of Harrison White, Pierre Bourdieu and Ludwik Fleck is introduced for a preliminary analysis of the question. The three dominant research styles within sociology are distinguished: textual, survey and identity style. None of them, as the author argues, facilitates the management of sociology’s complexity.
Źródło:
Studia Socjologiczne; 2013, 4(211); 51-66
0039-3371
Pojawia się w:
Studia Socjologiczne
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An Efficient Early Iteration Termination for Turbo Decoder
Autorzy:
Salija, P.
Yamuna, B.
Powiązania:
https://bibliotekanauki.pl/articles/958052.pdf
Data publikacji:
2016
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
early termination
complexity reduction
mean of extrinsic information
turbo decoder
Opis:
Turbo code finds wide applications in mobile communication, deep space communication, satellite communication and short-range communication despite its high computational complexity and iterative nature. Realizing capacity approaching turbo code is a great achievement in the field of communication systems due to its efficient error correction capability. The high computational complexity associated with the iterative process of decoding turbo code consumes large power, introducing decoding delay, and reducing the throughput. Hence, efficient iteration control techniques are required to make the turbo code more power efficient. In this paper, a simple and efficient early iteration termination technique is introduced based on absolute value of the mean of extrinsic information at the component decoders of turbo code. The simulation results presented clearly show that the proposed method is capable of reducing the average number of iterations while maintaining performance close to that of fixed iteration termination. The significant reduction in iteration achieved by the method reduces decoding delay and complexity while maintaining Bit Error Rate performance close to standard fixed iteration turbo decoder.
Źródło:
Journal of Telecommunications and Information Technology; 2016, 2; 113-122
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A complexity efficient PAPR reduction scheme for FBMC-based VLC systems
Autorzy:
Roshdy, Radwa A.
Hussein, Aziza I.
Mabrook, Mohamed M.
Salem, Mohammed A.
Powiązania:
https://bibliotekanauki.pl/articles/2204164.pdf
Data publikacji:
2023
Wydawca:
Polska Akademia Nauk. Stowarzyszenie Elektryków Polskich
Tematy:
visible light communication
filter bank multicarrier
peak-to-average power ratio reduction
computational complexity
cube satellite communication link
inter-satellite communications
Opis:
Visible light communication based on a filter bank multicarrier holds enormous promise for optical wireless communication systems, due to its high-speed and unlicensed spectrum. Moreover, visible light communication techniques greatly impact communication links for small satellites like cube satellites, and pico/nano satellites, in addition to inter-satellite communications between different satellite types in different orbits. However, the transmitted visible signal via the filter bank multicarrier has a high amount of peak-to-average power ratio, which results in severe distortion for a light emitting diode output. In this work, a scheme for enhancing the peak-to-average power ratio reduction amount is proposed. First, an algorithm based on generating two candidates signals with different peak-to- average power ratio is suggested. The signal with the lowest ratio is selected and transmitted. Second, an alternate direct current-biased approach, which is referred to as the addition reversed method, is put forth to transform transmitted signal bipolar values into actual unipolar ones. The performance is assessed through a cumulative distribution function of peak-to-average power ratio, bit error rate, power spectral density, and computational complexity. The simulation results show that, compared to other schemes in literature, the proposed scheme attains a great peak-to-average power ratio reduction and improves the bit the error rate performance with minimum complexity overhead. The proposed approach achieved about 5 dB reduction amount compared to companding technique, 5.5 dB compared to discrete cosine transform precoding, and 8 dB compared to conventional direct current bias of an optical filter bank multicarrier. Thus, the proposed scheme reduces the complexity overhead by 15.7% and 55.55% over discrete cosine transform and companding techniques, respectively.
Źródło:
Opto-Electronics Review; 2023, 31, 1; art. no. e144919
1230-3402
Pojawia się w:
Opto-Electronics Review
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of fuzzy rule-based classifiers through granulation and consolidation
Autorzy:
Riid, A.
Preden, J.-S.
Powiązania:
https://bibliotekanauki.pl/articles/91638.pdf
Data publikacji:
2017
Wydawca:
Społeczna Akademia Nauk w Łodzi. Polskie Towarzystwo Sieci Neuronowych
Tematy:
pattern recognition
fuzzy classification
complexity reduction
Opis:
This paper addresses the issue how to strike a good balance between accuracy and compactness in classification systems - still an important question in machine learning and data mining. The fuzzy rule-based classification approach proposed in current paper exploits the method of rule granulation for error reduction and the method of rule consolidation for complexity reduction. The cooperative nature of those methods - the rules are split in a way that makes efficient rule consolidation feasible and rule consolidation itself is capable of further error reduction - is demonstrated in a number of experiments with nine benchmark classification problems. Further complexity reduction, if necessary, is provided by rule compression.
Źródło:
Journal of Artificial Intelligence and Soft Computing Research; 2017, 7, 2; 137-147
2083-2567
2449-6499
Pojawia się w:
Journal of Artificial Intelligence and Soft Computing Research
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A note on hardness of multiprocessor scheduling with scheduling solution space tree
Autorzy:
Dwibedy, Debasis
Mohanty, Rakesh
Powiązania:
https://bibliotekanauki.pl/articles/27312879.pdf
Data publikacji:
2023
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
combinatorial structures
computational complexity
hardness
makespan
multiprocessor scheduling
multiuser
NP-completeness
nondeterministic algorithms
reduction
scheduling solution space tree
Opis:
We study the hardness of the non-preemptive scheduling problem of a list of independent jobs on a set of identical parallel processors with a makespan minimization objective. We make a maiden attempt to explore the combinatorial structure of the problem by introducing a scheduling solution space tree (SSST) as a novel data structure. We formally define and characterize the properties of SSST through our analytical results. We show that the multiprocessor scheduling problem is N P-complete with an alternative technique using SSST and weighted scheduling solution space tree (WSSST) data structures. We propose a non-deterministic polynomial-time algorithm called magic scheduling (MS) based on the reduction framework. We also define a new variant of multiprocessor scheduling by including the user as an additional input parameter, which we called the multiuser multiprocessor scheduling problem (MUMPSP). We also show that MUMPSP is N P-complete. We conclude the article by exploring several non-trivial research challenges for future research investigations.
Źródło:
Computer Science; 2023, 24 (1); 53--74
1508-2806
2300-7036
Pojawia się w:
Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Hardware-Efficient Structure of Complex Numbers Divider
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114589.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
complex-number divider
hardware complexity reduction
VLSI implementation
Opis:
In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 212-213
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
Równoległy sprzętowo zorientowany algorytm mnożenia macierzy stałych przez wektor ze zredukowaną złożonością multiplikatywną
Autorzy:
Cariow, A.
Cariow, G.
Powiązania:
https://bibliotekanauki.pl/articles/156257.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
constant coefficient matrix-vector multiplier
hardware complexity reduction
FPGA implementation
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
Opis:
This paper presents the algorithmic aspects of organization of a lowcomplexity fully parallel processor unit for constant matrix-vector products computing. To reduce the hardware complexity (number of twooperand multipliers), we exploit the Winograd’s inner product calculation approach. We show that by using this approach, the computational process of calculating the constant matrix-vector product can be structured so that it eventually requires fewer multipliers than the direct implementation of matrix-vector multiplication.
W pracy został przedstawiony sprzętowo-zorientowany algorytm wyznaczania iloczynu wektora przez macierz stałych. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego N2 układów mnożących proponowana równoległa struktura wymaga tylko N(M+1)/2 takich układów. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja liczby tych układów podczas projektowania dedykowanych układów obliczeniowych jest sprawą nadrzędną. Idea syntezy algorytmu oparta jest na wykorzystaniu do wyznaczania cząstkowych iloczynów skalarnych metody S. Winograda. Zaprezentowany w artykule algorytm może być z powodzeniem zastosowany do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowany w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 510-512
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized algorithm for complex-valued inner product calculation
Zracjonalizowany algorytm wyznaczania zespolonego iloczynu skalarnego
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/156555.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
zespolony iloczyn skalarny
redukcja złożoności obliczeniowej
complex-valued inner product
arithmetic complexity reduction
Opis:
This paper presents a rationalized algorithm for calculating a complex-valued inner product. The main idea of algorithm synthesis uses the well-known opportunity to calculate the product of two complex numbers with three multiplications and five additions of real numbers. Thus, the proposed algorithmic solution reduces the number of real multiplications and additions compared to the schoolbook implementation, and takes advantage of parallelization of calculation offered by field-programmable gate arrays (FPGAs).
W artykule został przedstawiony równoległy algorytm wyznaczania iloczynu skalarnego dwóch wektorów, których elementami są liczbami zespolonymi. Proponowany algorytm wyróżnia się w stosunku do całkowicie równoległej implementacji metody naiwnej zredukowaną złożonością multiplikatywną. Jeśli metoda naiwna wymaga wykonania 4N mnożeń (układów mnożących podczas implementacji sprzętowej) oraz 2(2N-1) dodawań (sumatorów) liczb rzeczywistych to proponowany algorytm wymaga tylko 3N mnożeń oraz 6N-1 dodawań. W pracy została przedstawiona zracjonalizowana wektorowo-macierzowa procedura obliczeniowa wyznaczania takich iloczynów a także zdefiniowane konstrukcje macierzowe, wchodzące w skład owej procedury. Przy implementacji sprzętowej proponowany algorytm posiada niewątpliwe walory w stosunku do implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego więcej bloków mnożących. A ponieważ blok mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to redukcja liczby tych bloków przy projektowaniu jednostek obliczeniowych jest sprawą niezwykle aktualną. W przypadku implementacji jednostki do obliczania iloczynu skalarnego w strukturze FPGA proponowane rozwiązanie pozwala zaoszczędzić pewną część umieszczonej w układzie puli bloków mnożących lub też elementów logicznych.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 674-676
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized structure of processing unit to multiply 3x3 matrices
Zracjonalizowana struktura jednostki procesorowej do mnożenia macierzy trzeciego stopnia
Autorzy:
Cariow, A.
Sysło, W.
Cariowa, G.
Gliszczyński, M.
Powiązania:
https://bibliotekanauki.pl/articles/156551.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
matrix multiplier
hardware complexity reduction
FPGA implementation
Opis:
This paper presents a high-speed parallel 3x3 matrix multiplier structure. To reduce the hardware complexity of the multiplier structure, we propose to modify the Makarov's algorithm for 3?3 by 3?3 matrix multiplication. The process of matrix product calculation is successively decomposed so that a minimal set of multipliers and fewer adders are used to generate partial results which are combined to generate the final results. Thus, our proposed modification reduces the number of adders compared to the direct implementation of the Makarov's algorithm, and takes advantage of parallelism of calculation offered by field-programmable gate arrays (FPGA's).
W pracy została przedstawiona struktura jednostki procesorowej do wyznaczania iloczynu dwóch macierzy trzeciego stopnia. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego 27 układów mnożących proponowana równoległa struktura wymaga tylko 22 układa mnożących. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja układów mnożących przy projektowaniu mikroelektronicznych jednostek procesorowych jest sprawą nadrzędną. Zasada budowy proponowanej jednostki oparta jest na realizacji autorskiej modyfikacji metody Makarova, z tym, że implementacja naszej modyfikacji wymaga o 38 sumatorów mniej niż implementacja metody Makarova. Zaproponowana struktura może bycz z powodzeniem zastosowana do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowana w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 677-680
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
Autorzy:
Cariow, A.
Cariowa, G.
Witczak, M.
Powiązania:
https://bibliotekanauki.pl/articles/114212.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dual quaternion product
fast algorithms
hardware complexity reduction
FPGA
Opis:
This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 370-372
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Basic Aspects of Designing a High-performance Processor Structure for Calculating a "true" Discrete Fractional Fourier Transform
Autorzy:
Cariow, A.
Majorkowska-Mech, D.
Powiązania:
https://bibliotekanauki.pl/articles/114579.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
discrete fractional Fourier transform
parallelization of computations
hardware implementation
complexity reduction
Opis:
This paper presents a basic aspects of structural design of the highperformance processor for implementation of discrete fractional Fourier transform (DFrFT). The general idea of the possibility of parallelizing the calculation of the so-called “true” discrete Fourier transform on the basis of our previously developed algorithmic approach is presented. We specifically focused only on the general aspects of the organization of the structure of such a processor, since the details of a particular implementation always depend on the implementation platform used, while the general idea of constructing the structure of the processor remains unchanged.
Źródło:
Measurement Automation Monitoring; 2018, 64, 2; 43-45
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-efficient algorithms for implementation of the GHM discrete multiwavelet transform kernels
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114256.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
multiwavelets
GHM
fast algorithms
implementation complexity reduction
FPGA implementation
Opis:
In this correspondence, we discuss two efficient algorithms for the execution of forward (FDMWT) and inverse (IDMWT) discrete multiwavelet transform basic operations with reduced computational complexities. We used multiwavelet basis proposed by Geronimo, Hadrin, and Massopust (GHM). The direct implementation of GHM-FDMWT basic operation requires 23 multiplications and 19 additions. The direct implementation of GHM-IDMWT basic operation requires 23 multiplication and 16 additions. At the same time, our solutions allow designing the computation procedures, which take only 10 multiplications plus 15 additions for GHM-FDMWT basic operation and 10 multiplications plus 10 additions for GHM-IDMWT basic operation
Źródło:
Measurement Automation Monitoring; 2016, 62, 6; 190-192
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors
Autorzy:
Cariow, A.
Cariowa, G.
Chicheva, M.
Powiązania:
https://bibliotekanauki.pl/articles/114724.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
discrete quaternion Fourier transform
fast algorithms
implementation complexity reduction
FPGA implementation
Opis:
In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution – a scheme for calculating sq product, the second solution – a scheme for calculating qt product, and the third solution – a scheme for calculating sqt product, where s is a so-called i -quaternion, t is an j - quaternion, and q – is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 206-208
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-Efficient Structure of the Accelerating Module for Implementation of Convolutional Neural Network Basic Operation
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114320.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
convolution neural network
Winograd’s minimal filtering
algorithm
implementation complexity reduction
FPGA implementation
Opis:
This paper presents a structural design of the hardware-efficient module for implementation of convolution neural network (CNN) basic operation with reduced implementation complexity. For this purpose we utilize some modification of the Winograd’s minimal filtering method as well as computation vectorization principles. This module calculate inner products of two consecutive segments of the original data sequence, formed by a sliding window of length 3, with the elements of a filter impulse response. The fully parallel structure of the module for calculating these two inner products, based on the implementation of a naïve method of calculation, requires 6 binary multipliers and 4 binary adders. The use of the Winograd’s minimal filtering method allows to construct a module structure that requires only 4 binary multipliers and 8 binary adders. Since a high-performance convolutional neural network can contain tens or even hundreds of such modules, such a reduction can have a significant effect.
Źródło:
Measurement Automation Monitoring; 2018, 64, 2; 40-42
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 17

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies