Skocz do pozycji: 1.

Tytuł:

Hardware Accelerated Simulation of Crest Factor Reduction Block for Mobile Telecommunications

Autorzy:

Nikodem, M.
Kępa, K.

Powiązania:

https://bibliotekanauki.pl/articles/226366.pdf

Data publikacji:

2012

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

crest factor reduction
configurable hardware
hardware acceleration
FPGA
telecommunications

Opis:

This paper reports results of the hardware accelerated simulations of the crest factor reduction (CFR) block which is a common element of the radio signal processing path in base stations for mobile telecommunications. Presented approach increases productivity of radio system architects by shortening the time of model architecture evaluation. This enables unprecedented scale of CFR parameter optimization which requires thousands of simulation runs. We use FPGA device and Xilinx System Generator for DSP technology in order to model CFR block in MATLAB/Simulink environment, implement the accelerator and use it for mixed hardware-software simulation. Reported approach reduces simulation time by 70%, provides straight forward use of fixed-point arithmetic and lowers power consumption by 73% at the cost of constant and relatively low overhead on model development.

Źródło:

International Journal of Electronics and Telecommunications; 2012, 58, 4; 363-368
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 2.

Tytuł:

Adaptive and Evolvable Hardware and Systems: The State of the Art and the Prospectus for Future Development

Autorzy:

Negoita, M. G.
Sekanina, L.
Stoica, A.

Powiązania:

https://bibliotekanauki.pl/articles/385007.pdf

Data publikacji:

2009

Wydawca:

Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów

Tematy:

Evolvable Hardware (EHW)
evolutionary design
reconfigurable hardware
FieldProgrammable Analogue Arrays (FPAA)

Opis:

This paper is an overview on the Evolvable Hardware (EHW) - the exciting and rapidly expanding industrial application area of the Evolutionary Computing (EC), of the Genetic Algorithms especially. The content of the work has the following structure: the first part includes generalities on industrial applications of EC, and the importance of EHW in this frame; the second part presents the outstanding technological support making possible the implementation of system adaptation in hardware. Different kind of programmable circuits arrays are introduced. The third part tackles the most known EC based methods for EHW implementation; the fourth part deals with some concrete elements of the EHW design, including the current limits in evolutionary design of digital circuits. The last part is focused on some concluding remarks with regard to future perspectives of the area. A list of references used in this work was inserted at the end.

Źródło:

Journal of Automation Mobile Robotics and Intelligent Systems; 2009, 3, 2; 70-75
1897-8649
2080-2145

Pojawia się w:

Journal of Automation Mobile Robotics and Intelligent Systems

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 3.

Tytuł:

Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Performance comparison of hardware languages based on Mitrion-C and VHDL case study for CORDIC algorithm

Autorzy:

Budyn, D.

Powiązania:

https://bibliotekanauki.pl/articles/155018.pdf

Data publikacji:

2011

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

języki opisu sprzętu
CORDIC
wydajność sprzętu
Mitrion-C
VHDL
hardware description languages
hardware performance

Opis:

Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.

Źródło:

Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 933-935
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 4.

Tytuł:

Modelling of object oriented hardware
Modelowanie obiektowo zorientowanych systemów elektronicznych

Autorzy:

Drabik, P.

Powiązania:

https://bibliotekanauki.pl/articles/154674.pdf

Data publikacji:

2010

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

sprzęt
oprogramowanie
obiektowo zorientowane systemy elektroniczne
modelowanie
FPGA
sparametryzowany opis sprzętu
hardware
software
parameterized hardware description
object oriented hardware
modelling

Opis:

The paper introduces novel model for design and management of complex and reconfigurable hardware architectures. The paper discuses researches in the area of hardware programmable systems. Depicted model settles component oriented environment for both hardware modules and software application. Novel software framework model for the environment is described. The purpose of the paper is to present object oriented hardware systems modelling with mentioned features.
Artykuł przedstawia nową metodę projektowania i zarządzania złożonymi, adaptacyjnymi systemami elektronicznymi opartymi na układach rekonfigurowalnych. Zostały omówione główne nurty badań prowadzonych w tej tematyce. W szczególności opisano architekturę "sparametryzowanego opisu sprzętu", który stanowi punkt wyjściowy kreślonej koncepcji modelu systemu. Przedstawiono schematyczną budowę prototypu elementu sprzętu w myśl paradygmatu obiektowo zorientowanego systemu elektronicznego. Pokazano, iż model charakteryzuje zarówno element sprzętowy, jak również środowisko programowania do zarządzania takimi systemami. Środowisko programowania jest oparte na autorskim modelu Graphic-Functional-Components, który został zaproponowany i zaimplementowany przez autora jako model programowania aplikacji w pełni kompatybilnych z architekturami układów sparametryzowanych sprzętowo. Celem publikacji jest określenie modelu budowania obiektowo zorientowanego systemu elektronicznego za pomocą opisanych w niej technik.

Źródło:

Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 732-734
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 5.

Tytuł:

It market in Poland

Autorzy:

Rokicki, T.

Powiązania:

https://bibliotekanauki.pl/articles/94869.pdf

Data publikacji:

2017

Wydawca:

Szkoła Główna Gospodarstwa Wiejskiego w Warszawie. Wydawnictwo Szkoły Głównej Gospodarstwa Wiejskiego w Warszawie

Tematy:

IT market
hardware
software
IT service

Opis:

The paper presents the changes that have taken place in the IT market in Poland. It was examined both the supply side and the demand side of the market. Throughout the IT sector in Poland in 2014 were employed 400 thousand people. This was a market creating the most new jobs in Poland. The value of the IT services market in Poland represented about ⅓ of the total value of the domestic IT market. The largest share in sales of IT products and services in Poland had equipment (53.5%), then services (30%) and finally software (16.5%). From Poland were exported mainly services programmers for foreign customers. It is expected that in the coming years, the largest increase will occur in the case of cloud solutions, and subsequently the data center and outsourcing services. Most sensitive to changes in the economic is IT hardware sector, less software and services.

Źródło:

Information Systems in Management; 2017, 6, 1; 61-69
2084-5537
2544-1728

Pojawia się w:

Information Systems in Management

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 6.

Tytuł:

Hardware implementation of parametric algorithm for asynchronously gathered measurement data based on the FPGA technology

Autorzy:

Janowski, T.
Szworski, K.
Zając, R.

Powiązania:

https://bibliotekanauki.pl/articles/332532.pdf

Data publikacji:

2009

Wydawca:

Polskie Towarzystwo Akustyczne

Tematy:

hardware implementation
FPGA technology
hydroacoustic system

Opis:

The hydroacoustic system based on DOA estimation utilizes passive antenna composed of many hydrophones. The samples of the arriving acoustic signal must be gathered synchronously from each hydrophone. This enables to take advantage of parametric processing signals methods. These methods make possible determination of the amplitude and the phase relationship among particular hydrophones. The newest complex systems made up of many sub modules uses network solutions. In the case of Ethernet network some standards (e.g. Precision Time Protocol) are defined to enable synchronization of the data (samples) gathered from many hydrophones by the clock synchronization. When the antenna consists of few hydrophones then the special concentrator connected point-to-point to hydrophones can be utilized. This article discusses the issue related to PTP as well as concentrator based on FPGA technology, which uses simple UDP protocol. In the case of concentrator the synchronous method of the I/Q detection which not requires synchronous samples acquisition is also presented.

Źródło:

Hydroacoustics; 2009, 12; 83-90
1642-1817

Pojawia się w:

Hydroacoustics

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 7.

Tytuł:

Design Protection Using Logic Encryption and Scan-Chain Obfuscation Techniques

Autorzy:

Deepak, V. A.
Priyatharishini, M.
Devi, M. Nirmala

Powiązania:

https://bibliotekanauki.pl/articles/963795.pdf

Data publikacji:

2019

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

hardware security
obfuscation
logic encryption
scan-chain

Opis:

Due to increase in threats posed by offshore foundries, the companies outsourcing IPs are forced to protect their designs from the threats posed by the foundries. Few of the threats are IP piracy, counterfeiting and reverse engineering. To overcome these, logic encryption has been observed to be a leading countermeasure against the threats faced. It introduces extra gates in the design, known as key gates which hide the functionality of the design unless correct keys are fed to them. The scan tests are used by various designs to observe the fault coverage. These scan chains can become vulnerable to side-channel attacks. The potential solution for protection of this vulnerability is obfuscation of the scan output of the scan chain. This involves shuffling the working of the cells in the scan chain when incorrect test key is fed. In this paper, we propose a method to overcome the threats posed to scan design as well as the logic circuit. The efficiency of the secured design is verified on ISCAS’89 circuits and the results prove the security of the proposed method against the threats posed.

Źródło:

International Journal of Electronics and Telecommunications; 2019, 65, 3; 389-396
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 8.

Tytuł:

Hardware implementation of a decision tree classifier for object recognition applications

Autorzy:

Fularz, M.
Kraft, M.

Powiązania:

https://bibliotekanauki.pl/articles/114595.pdf

Data publikacji:

2015

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

decision tree
hardware implementation
FPGA
object recognition

Opis:

Hardware implementation of a widely used decision tree classifier is presented in this paper. The classifier task is to perform image-based object classification. The performance evaluation of the implemented architecture in terms of resource utilization and processing speed are reported. The presented architecture is compact, flexible and highly scalable and compares favorably to software-only solutions in terms of processing speed and power consumption.

Źródło:

Measurement Automation Monitoring; 2015, 61, 7; 379-381
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 9.

Tytuł:

Urządzenie do bezprzewodowej diagnostyki stanu zdrowia osoby starszej
Wireless health care device for elderly person

Autorzy:

Tutak, J. S.
Szwed, K.

Powiązania:

https://bibliotekanauki.pl/articles/261351.pdf

Data publikacji:

2016

Wydawca:

Politechnika Wrocławska. Wydział Podstawowych Problemów Techniki. Katedra Inżynierii Biomedycznej

Tematy:

telediagnostyka
Arduino
smartfon
telediagnostics
hardware Arduino
smartphone

Opis:

W pracy omówiono projekt oraz prototyp urządzenia do bezprzewodowej diagnostyki stanu zdrowia starszej osoby. Opracowany system daje możliwość badania tętna, temperatury i pomiaru EKG. Urządzenie komunikuje się bezprzewodowo ze smartfonem, na którym wyświetlane są wyniki. W sytuacji nagłego pogorszenia się zdrowia użytkownika, stosowne informacje wysyłane są do służb medycznych. Zaprezentowany system posiada wbudowany moduł biologicznego sprężenia zwrotnego do ćwiczeń w oparciu o zmiany tętna i temperatury.
The system and the prototype device for wireless diagnostic of an elderly people, is presented. This system to measures pulse, temperature and ECG. The main elements of hardware/software, enabling communication with a smartphone, are described. Proposed system includes also a biofeedback module for exercises, basing on changes of pulse and body temperature.

Źródło:

Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna; 2016, 22, 1; 37-43
1234-5563

Pojawia się w:

Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 10.

Tytuł:

Stanowisko do testowania układów sterowania temperaturą w kabinie lakierniczej w trybie hardware in the loop
The lab for testing the control systems of temperature inside refinishing spray booth using hardware in the loop mode

Autorzy:

Nikończuk, P.
Jaszczak, S.

Powiązania:

https://bibliotekanauki.pl/articles/311351.pdf

Data publikacji:

2016

Wydawca:

Instytut Naukowo-Wydawniczy "SPATIUM"

Tematy:

symulacja hardware in the loop
kabina lakiernicza
MATLAB/Simulink
hardware in the loop simulations
spray booth
Matlab/Simulink

Opis:

Istotnym walorem symulacji hardware in the loop, jest możliwość testowania układu sterowania w układzie czasu rzeczywistego w bezpiecznych warunkach. W testach wykorzystywany jest model obiektu wraz z elementami układu wykonawczego. W artykule przedstawiono metodykę hardware in the loop z odwołaniem do wykorzystywanych narzędzi wspomagających. Zaprezentowano implementację metody dla układu sterowania temperaturą w renowacyjnej kabinie lakierniczej. Omówiono strukturę stanowiska badawczego z wybranymi szczegółami odnośnie integracji sprzętowej i implementacji oprogramowania. Przedstawiono przykładowe przebiegi symulacji układu z zamodelowanymi zakłóceniami.
An important advantage of simulation in mode of hardware in the loop is the ability to test the real control system in the safe, real time environment. The model used for simulations includes all elements of control object. The paper presents an application of the method for refinishing spray booth. Article presents details of the lab structure, hardware integration and software implementation. The sample simulation results are also presented.

Źródło:

Autobusy : technika, eksploatacja, systemy transportowe; 2016, 17, 12; 1244-1247
1509-5878
2450-7725

Pojawia się w:

Autobusy : technika, eksploatacja, systemy transportowe

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 11.

Tytuł:

Synchronous and asynchronous structural implementation of Łukasiewicz norms in Spartan-6 FPGAs

Autorzy:

Surdej, Ł.
Gniewek, L.

Powiązania:

https://bibliotekanauki.pl/articles/114322.pdf

Data publikacji:

2016

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

fuzzy hardware
fuzzy Łukasiewicz norms
FPGA

Opis:

Fast time to market, high performance and low cost make new FPGAs a competition for dedicated VLSI device in many area. Their array architecture with lots of programmable resources and IO pins is attractive hardware platform for implementation a complex fuzzy systems. The article discusses the realization of fuzzy Łukasiewicz operations in Xilinx Spartan6 FPGAs, which in addition to Zadeh operations, are basic elements in fuzzy systems. Safe behavioral description of these operations that define functionalities independent of the hardware platform are presented. Structural descriptions of both synchronous and asynchronous fuzzy operations are shown, to carry out their primitive level realization and the effective utilization of basic elements of the FPGA structure. As the result the area optimized implementation of Łukasiewicz operations are obtained.

Źródło:

Measurement Automation Monitoring; 2016, 62, 11; 361-366
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 12.

Tytuł:

Fuzzy Processing Implementation in Dedicated Digital Hardware

Autorzy:

Szecówka, P. M.
Musiał, A.

Powiązania:

https://bibliotekanauki.pl/articles/226691.pdf

Data publikacji:

2010

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

fuzzy
hardware
floating point
VHDL
FPGA

Opis:

The paper presents a concept of digital circuit dedicated for fuzzy processing with numerical inputs and outputs. Partially concurrent and pipelined data flow provides high performance, with relatively low dependence on particular algorithm complexity. Sample design with triangular fuzzy sets, rule strength calculation (minimum approach) and defuzzyfication by weighted sum of fuzzy sets centers was implemented in VHDL, verified and synthesized for FPGA. Floating point arithmetic was applied, including dvision performed by dedicated synchronous machine. All modules were prepared for easy reuse/redesign.

Źródło:

International Journal of Electronics and Telecommunications; 2010, 56, 4; 405-410
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 13.

Tytuł:

Faster Point Scalar Multiplication on Short Weierstrass Elliptic Curves over Fp using Twisted Hessian Curves over Fp2

Autorzy:

Wroński, M.

Powiązania:

https://bibliotekanauki.pl/articles/308416.pdf

Data publikacji:

2016

Wydawca:

Instytut Łączności - Państwowy Instytut Badawczy

Tematy:

elliptic curve cryptography
hardware implementation
twisted Hessian curves

Opis:

This article shows how to use fast F_p2 arithmetic and twisted Hessian curves to obtain faster point scalar multiplication on elliptic curve E_SW in short Weierstrass form over F_p. It is assumed that p and #E_SW(F_p) are different large primes, #E(F_q) denotes number of points on curve E over field F_q and #E^t _SW (F_p), where E^t is twist of E, is divisible by 3. For example this method is suitable for two NIST curves over F_p: NIST P-224 and NIST P-256. The presented solution may be much faster than classic approach. Presented solution should also be resistant for side channel attacks and information about Y coordinate should not be lost (using for example Brier-Joye ladder such information may be lost). If coefficient A in equation of curve E_SW : y² =x³+Ax+B in short Weierstrass curve is not of special form, presented solution is up to 30% faster than classic approach. If A=−3, proposed method may be up to 24% faster.

Źródło:

Journal of Telecommunications and Information Technology; 2016, 3; 98-102
1509-4553
1899-8852

Pojawia się w:

Journal of Telecommunications and Information Technology

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 14.

Tytuł:

Design and implementation of improved sliding mode controller on 6R manipulator

Autorzy:

Korayem, M. H.
Nekoo, S. R.
Khademi, A.
Abdollahi, F.

Powiązania:

https://bibliotekanauki.pl/articles/280702.pdf

Data publikacji:

2017

Wydawca:

Polskie Towarzystwo Mechaniki Teoretycznej i Stosowanej

Tematy:

improved sliding mode control
chattering
DLCC
hardware implementation

Opis:

In this work, we present an improved sliding mode control (ISMC) technique designed and implemented for control of 6R manipulator. Sliding mode control (SMC) is a well-known nonlinear robust method for controlling systems in the presence of uncertainties and disturbances and systems with complex dynamics as in manipulators. Despite this good property, it is difficult to implement this method for the manipulator with a complex structure and more than three degree-of-freedom because of the complicated and massive equation and chattering phenomenon as a property of SMC in control inputs. Here, the chattering phenomenon is eliminated by using an effective algorithm called ISMC and implemented to 6R manipulator by using a low-cost control board based on an ARM microcontroller with high accuracy and memory. The carrying load is considered as the uncertainty for the manipulator, while the dynamic load carrying capacity (DLCC) is considered as a robot performance criterion showing robustness of the controller. The results of simulations and experiments show that the proposed approach has a good performance and is suitable and practical to be applied for manipulators.

Źródło:

Journal of Theoretical and Applied Mechanics; 2017, 55, 1; 265-280
1429-2955

Pojawia się w:

Journal of Theoretical and Applied Mechanics

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 15.

Tytuł:

Multi camera triggering and synchronization issue : case study

Autorzy:

Hyla, P.

Powiązania:

https://bibliotekanauki.pl/articles/245853.pdf

Data publikacji:

2016

Wydawca:

Instytut Techniczny Wojsk Lotniczych

Tematy:

multi-camera synchronization
GigE
hardware triggering
software triggering

Opis:

The problem of multi-camera system, in which the synchronization was a priority issue, has been raised in the beginning of the 20th century. It was caused by significant growth of application, in which computer vision technology realized in real-time, mode play the major role. Lately multi-camera synchronization problem is related to threedimensional reconstruction. It is estimated that 3D imaging market was worth 16.6 billion USD by 2020 year (in 2015 this market was worth only 4.9 billion USD). This constitute raise at 27.64% calculated as CAGR (Compound Annual Growth Rate) indicator. However, presently there exists many issues disturbing in develop full functional 3D imaging systems wherein robust and mapping accuracy are not related with the system total price. Multi-camera imaging (MCI) technology is a perfect candidate to obtain 3D imaging, moreover the systems contains this type of solution already existed but they possess limitation. First of all, MCI are perfect for reconstruction static objects. This paper describes the common known problem concerning multi-camera system in which correlation between independently taken images from the multiple viewpoints must be extremely high in the time domain. However, some kinds of application do not require perfect snapshot synchronization but time delay must be exactly known. Generally, camera synchronicity issue can be achieved through hardware or software solution. Hardware triggering usually ensures high synchronicity precision and is robust but it is always associated with expensiveness. In turn of software triggering the application architecture in hardware point of view are simpler and inexpensive although they are uncertainty as hardware solution. Additionally, in the paper author's main attention was focused on possibility of synchronization pentadruple cameras system with GigE interface with hardware and software triggering and estimation software solution average time delay in comparison with hardware triggering.

Źródło:

Journal of KONES; 2016, 23, 3; 193-200
1231-4005
2354-0133

Pojawia się w:

Journal of KONES

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 16.

Tytuł:

Hardware implementation of the Hough Techniques for Irregular Colour and Grey-level Pattern Recognition

Autorzy:

Żorski, W.
Żak, A.
Turner, M.

Powiązania:

https://bibliotekanauki.pl/articles/273196.pdf

Data publikacji:

2002

Wydawca:

Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego

Tematy:

Hough transform
computer vision
hardware implementation
irregular patterns

Opis:

This paper presents a hardware implementation of the Hough technique applied to the tasks of irregular colour and grey-level pattern recognition. The presented method is based on the Hough Transform with a parameter space defined by translation, rotation and scaling operations. An essential element of this method is the generalisation of the Hough Transform for grey level and colour images. The technique simplifies the application of the Hough Transform to irregular patterns recognition tasks. The hardware implementation accelerates the calculations considerably and may be used in computer vision systems, for example, in a robotic system.

Źródło:

Biuletyn Instytutu Automatyki i Robotyki; 2002, R. 8, nr 17, 17; 25-43
1427-3578

Pojawia się w:

Biuletyn Instytutu Automatyki i Robotyki

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 17.

Tytuł:

Kosynteza rozproszonych systemów wbudowanych metodą programowania genetycznego
Hardware/software Co-Synthesis of Distributed Embedded Systems Using Genetic Programming

Autorzy:

Deniziak, S.
Górski, A.

Powiązania:

https://bibliotekanauki.pl/articles/156174.pdf

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

programowanie genetyczne
kosynteza
genetic programming
hardware-software codesign

Opis:

W pracy zaprezentowana jest nowa metoda kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazująca na metodzie programowania genetycznego. Przedstawione są propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na drodze ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. W odróżnieniu od tradycyjnego podejścia genetycznego w metodzie programowania genetycznego (DGP) operuje się nie bezpośrednio na cechach rozwiązania (czyli tzw. fenotypach) ale na genotypach odpowiadających za tworzenie rozwiązań o wskazanych cechach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody DGP również w zakresie kosyntezy.
This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples. According to our best knowledge it is the first DGP approach that deals with the hardware-software co-synthesis.

Źródło:

Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 472-474
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 18.

Tytuł:

Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
The AES ciper standard implementation on FPGA for hardware accelerated computing

Autorzy:

Gielata, A.
Russek, P.
Wiatr, K.

Powiązania:

https://bibliotekanauki.pl/articles/152602.pdf

Data publikacji:

2007

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

Rijndael
AES
implementacja sprzętowa
FPGA
hardware implementation

Opis:

Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.

Źródło:

Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 48-50
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 19.

Tytuł:

Hardware-software platform for integrated circuit technology learning and design via Internet

Autorzy:

Nelayev, V. V.
Najbuk, M.
Breczko, T.

Powiązania:

https://bibliotekanauki.pl/articles/384638.pdf

Data publikacji:

2011

Wydawca:

Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów

Tematy:

e-learning
internet
CVS
design
hardware
software

Opis:

The module GUI (Graphical User Interface)-SUPREM III for design and training of microelectronic technology via Internet is described. The module is the part of the software-hardware suit intended both for studying principles of design in computer integrated circuit technology, and for simulation/design of a technological route of integrated circuit manufacturing. Program package SUPREM III is the base platform for physical simulation of processes in microelectronics. Modern information technologies (the server Apache, programming languages PHP and PERL, standard GnuPlot program) are utilized for realisation of the described platform. The module is used at Belarusian universities and abroad during lectures and computer training classes as part of disciplines dedicated to design in microelectronics.

Źródło:

Journal of Automation Mobile Robotics and Intelligent Systems; 2011, 5, 4; 27-29
1897-8649
2080-2145

Pojawia się w:

Journal of Automation Mobile Robotics and Intelligent Systems

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 20.

Tytuł:

High-performance FPGA Architecture for Data Streams Processing on Example of IPsec Gateway

Autorzy:

Korona, M.
Skowron, K.
Trzepinski, M.
Rawski, M.

Powiązania:

https://bibliotekanauki.pl/articles/227331.pdf

Data publikacji:

2018

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

IPsec
FPGA
hardware implementation
data stream processing

Opis:

In modern digital world, there is a strong demand for efficient data streams processing methods. One of application areas is cybersecurity - IPsec is a suite of protocols that adds security to communication at the IP level. This paper presents principles of high-performance FPGA architecture for data streams processing on example of IPsec gateway implementation. Efficiency of the proposed solution allows to use it in networks with data rates of several Gbit/s.

Źródło:

International Journal of Electronics and Telecommunications; 2018, 64, 3; 351-356
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 21.

Tytuł:

Hardware-in-the-Loop simulation applied to roadheader cutting head speed control system testing
Metoda hardware-in-the-loop w zastosowaniu do badania układu regulacji prędkości kątowej głowic urabiających kombajnu chodnikowego

Autorzy:

Heyduk, A.
Joostberens, J.

Powiązania:

https://bibliotekanauki.pl/articles/1362068.pdf

Data publikacji:

2017

Wydawca:

Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH

Tematy:

roadheader
angular speed control
Hardware-in-the-Loop simulation
kombajn chodnikowy
regulacja prędkości kątowej
hardware-in-the-loop

Opis:

This paper presents a description of the test stand and results of the Hardware-in-the-Loop simulation for the angular speed control system of roadheader cutting heads. The system has been implemented in the LabView package using National Instruments cRIO and cDAQ devices. The system uses a discrete PI controller implemented with a cRIO FPGA module. Some results of simulation tests undernormal operating conditions and in emergency conditions have been presented.
W artykule przedstawiono opis stanowiska badawczego oraz wyniki symulacji metodą Hardware-in-the-Loop przeprowadzonej dla układu regulacji prędkości kątowej głowic urabiających kombajnu chodnikowego. Układ został utworzony w systemie LabView z wykorzystaniem urządzeń cRIO oraz cDAQ. W układzie zastosowano dyskretny regulator typu PI zrealizowany z wykorzystaniem sterownika cRIO. Przedstawiono wyniki badań symulacyjnych w stanach normalnej pracy oraz w stanach awaryjnych.

Źródło:

Mining – Informatics, Automation and Electrical Engineering; 2017, 55, 4; 35-41
2450-7326
2449-6421

Pojawia się w:

Mining – Informatics, Automation and Electrical Engineering

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 22.

Tytuł:

An FPGA-oriented fully parallel algorithm for multiplying dual quaternions

Autorzy:

Cariow, A.
Cariowa, G.
Witczak, M.

Powiązania:

https://bibliotekanauki.pl/articles/114212.pdf

Data publikacji:

2015

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

dual quaternion product
fast algorithms
hardware complexity reduction
FPGA

Opis:

This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.

Źródło:

Measurement Automation Monitoring; 2015, 61, 7; 370-372
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 23.

Tytuł:

A Hardware-Efficient Structure of Complex Numbers Divider

Autorzy:

Cariow, A.
Cariowa, G.

Powiązania:

https://bibliotekanauki.pl/articles/114589.pdf

Data publikacji:

2017

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

complex-number divider
hardware complexity reduction
VLSI implementation

Opis:

In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.

Źródło:

Measurement Automation Monitoring; 2017, 63, 6; 212-213
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 24.

Tytuł:

The versatile hardware accelerator framework for sparse vector calculations

Autorzy:

Karwatowski, R.
Wiatr, K.

Powiązania:

https://bibliotekanauki.pl/articles/114705.pdf

Data publikacji:

2015

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

FPGA
sparse vectors
cosine similarity
Zynq
hardware accelerator

Opis:

In this paper, we present the advantage of the ability of FPGAs to perform various computationally complex calculations using deep pipelining and parallelism. We propose an architecture that consists of many small stream processing blocks. The designed framework maintains proper data movement and synchronization. The architecture can be easily adapted to be implemented in FPGA devices of a various size and cost - from small SoC devices to high-end PCIe accelerator cards. It is capable to perform a selected operation on a sparse data that are loaded as the stream of vectors. As an example application, we have implemented the cosine similarity measure for the text similarity calculations that uses the TF-IDF weighting scheme. The presented example application calculates the similarity of texts from the set of input documents to documents from the large database. The scheme is used to find the most similar documents. The proposed design can decrease the service time of search queries in computer centers while reducing power consumption.

Źródło:

Measurement Automation Monitoring; 2015, 61, 7; 327-329
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 25.

Tytuł:

Simple distributed system hardware platform for basic research

Autorzy:

Krzywicki, K.
Andrzejewski, G.

Powiązania:

https://bibliotekanauki.pl/articles/114714.pdf

Data publikacji:

2015

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

distributed systems
embedded systems
simple hardware platform
microcontrollers

Opis:

This paper presents the simple distributed system hardware platform for basic research. It allows to study the different variants and aspects of the data exchange or synchronization methods in distributed systems. Moreover, the platform has the ability to implement distributed embedded systems. The modularity of a system allows for fast reconfiguration of the platform, such as the exchange of end modules. Therefore, it is possible to make quick changes and verify the system operation.

Źródło:

Measurement Automation Monitoring; 2015, 61, 2; 47-50
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 26.

Tytuł:

Low-cost hardware implementations of Salsa20 stream cipher in programmable devices

Autorzy:

Sugier, J.

Powiązania:

https://bibliotekanauki.pl/articles/2069359.pdf

Data publikacji:

2013

Wydawca:

Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności

Tematy:

FPGA
stream cipher
hardware implementation
pipelining
iterative architecture

Opis:

Salsa20 is a 256-bit stream cipher that has been proposed to eSTREAM, ECRYPT Stream Cipher Project, and is considered to be one of the most secure and relatively fastest proposals. This paper describes hardware implementation of various architectures of this cipher in popular Field Programmable Gate Arrays (FPGA). The implemented architectures are based on the loop-unrolled data flow organization and after pipelining they can reach the throughput in the range of 20 – 30 Gbps even after fully automatic implementation in popular low-cost families of Spartan-3 and Spartan-6 from Xilinx. More resource-limited iterative architectures achieve speed of 1 – 2 Gbps. The results that are included in this work present potential of the algorithm when it is implemented in a specific FPGA environment and provide some information for evaluation of cipher effectiveness in contemporary popular programmable devices.

Źródło:

Journal of Polish Safety and Reliability Association; 2013, 4, 1; 121--128
2084-5316

Pojawia się w:

Journal of Polish Safety and Reliability Association

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 27.

Tytuł:

Study of opencl processing models for FPGA devices

Autorzy:

Szkotak, Piotr
Russek, Paweł
Wiatr, Kazimierz

Powiązania:

https://bibliotekanauki.pl/articles/305309.pdf

Data publikacji:

2019

Wydawca:

Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH

Tematy:

reconfigurable computing
accelerated computing
high-level hardware synthesis

Opis:

In our study, we present the results of the implementation of the SHA-512 algorithm in FPGAs. The distinguished element of our work is that we conducted the work using OpenCL for FPGA, which is a relatively new development method for reconfigurable logic. We examine loop unrolling as an OpenCL performance optimization method and compare the efficiency of the different kernel implementation types: NDRange, Single-Work Item, and SIMD kernels. In our conclusions, we compare the metrics of the created FPGA accelerator to the corresponding GPGPU solutions. Also, our paper is accompanied by a source code repository to allow the reader to follow and extend our survey.

Źródło:

Computer Science; 2019, 20 (1); 85-97
1508-2806
2300-7036

Pojawia się w:

Computer Science

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 28.

Tytuł:

Hardware implementation of a Takagi-Sugeno neuro-fuzzy system optimized by a population algorithm

Autorzy:

Dziwiński, Piotr
Przybył, Andrzej
Trippner, Paweł
Paszkowski, Józef
Hayashi, Yoichi

Powiązania:

https://bibliotekanauki.pl/articles/2031120.pdf

Data publikacji:

2021

Wydawca:

Społeczna Akademia Nauk w Łodzi. Polskie Towarzystwo Sieci Neuronowych

Tematy:

hardware implementation of fuzzy systems
FPGA
population algorithm

Opis:

Over the last several decades, neuro-fuzzy systems (NFS) have been widely analyzed and described in the literature because of their many advantages. They can model the uncertainty characteristic of human reasoning and the possibility of a universal approximation. These properties allow, for example, for the implementation of nonlinear control and modeling systems of better quality than would be possible with the use of classical methods. However, according to the authors, the number of NFS applications deployed so far is not large enough. This is because the implementation of NFS on typical digital platforms, such as, for example, microcontrollers, has not led to sufficiently high performance. On the other hand, the world literature describes many cases of NFS hardware implementation in programmable gate arrays (FPGAs) offering sufficiently high performance. Unfortunately, the complexity and cost of such systems were so high that the solutions were not very successful. This paper proposes a method of the hardware implementation of MRBF-TS systems. Such systems are created by modifying a subclass of Takagi-Sugeno (TS) fuzzy-neural structures, i.e. the NFS group functionally equivalent to networks with radial basis functions (RBF). The structure of the MRBF-TS is designed to be well suited to the implementation on an FPGA. Thanks to this, it is possible to obtain both very high computing efficiency and high accuracy with relatively low consumption of hardware resources. This paper describes both, the method of implementing MRBFTS type structures on the FPGA and the method of designing such structures based on the population algorithm. The described solution allows for the implementation of control or modeling systems, the implementation of which was impossible so far due to technical or economic reasons.

Źródło:

Journal of Artificial Intelligence and Soft Computing Research; 2021, 11, 3; 243-266
2083-2567
2449-6499

Pojawia się w:

Journal of Artificial Intelligence and Soft Computing Research

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 29.

Tytuł:

Evaluating the Kernighan-Lin heuristic for hardware/software partitioning

Autorzy:

Mann, Z. Á.
Orbán, A.
Farkas, V.

Powiązania:

https://bibliotekanauki.pl/articles/929637.pdf

Data publikacji:

2007

Wydawca:

Uniwersytet Zielonogórski. Oficyna Wydawnicza

Tematy:

algorytm Kernighana-Lina
algorytm Fiduccia-Mattheysesa
partycjonowanie sprzętowe
Kernighan/Lin heuristic
Fiduccia/Mattheyses heuristic
hardware/software partitioning
hardware-software codesign

Opis:

In recent years, several heuristics have been proposed for the hardware/software partitioning problem. One of the most promising directions is the adaptation of the Kernighan-Lin algorithm. The Kernighan-Lin heuristic was originally developed for circuit partitioning, but it has been adapted to other domains as well. Moreover, numerous improvements have been suggested so that now several variants of the original algorithm exist. The aim of this paper is to systematically evaluate the possibilities of applying the Kernighan-Lin heuristic to hardware/software partitioning. It is investigated in detail which versions of the heuristic work well in this context. Since hardware/software partitioning also has several formulations, it is also discussed how the problem formulation affects the applicability of this heuristic. Furthermore, possibilities of efficient implementations of the algorithm—by using appropriate data structures—are also presented. These investigations are accompanied by numerous empirical test results.

Źródło:

International Journal of Applied Mathematics and Computer Science; 2007, 17, 2; 249-267
1641-876X
2083-8492

Pojawia się w:

International Journal of Applied Mathematics and Computer Science

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 30.

Tytuł:

Application of Hardware in the Loop technology for testing servo drives with synchronous motor
Testowanie elektrohydraulicznego serwonapędu z silnikiem synchronicznym w systemie Hardware in the Loop

Autorzy:

Rybarczyk, D.
Owczarek, P.
Gośliński, J.

Powiązania:

https://bibliotekanauki.pl/articles/276748.pdf

Data publikacji:

2013

Wydawca:

Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów

Tematy:

serwonapęd elektrohydrauliczny
serwozawór elektrohydrauliczny
silnik synchroniczny
hardware-in-the-loop
electro hydraulic servo drives
synchronous motor
hardware in the loop

Opis:

The article describes the proportional valve with synchronous motor type PMSM used in electrohydraulic servo drive. System has been tested using the Hardware in the Loop technique. It means that most of the elements, in addition to the synchronous motor, were implemented on the PLC as a discrete model. The time characteristics of the servo drive were checked by a step-response method.
Artykuł opisuje zawór proporcjonalny, w którym elementem zadającym jest silnik synchroniczny typu PMSM. Zawór steruje siłownikiem hydraulicznym. Układ przetestowano przy użyciu techniki Hardware in the Loop. W tym celu większość elementów, oprócz silnika synchronicznego zaimplementowano na sterowniku PLC jako model dyskretny. Podczas testów zebrano charakterystyki czasowe układu.

Źródło:

Pomiary Automatyka Robotyka; 2013, 17, 2; 461-466
1427-9126

Pojawia się w:

Pomiary Automatyka Robotyka

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 31.

Tytuł:

A Methodological Proposal for Implementing Interval Type-2 Fuzzy Processors Over Digital Signal Controllers

Autorzy:

Forero, L. L.
Melgarejo, M.

Powiązania:

https://bibliotekanauki.pl/articles/108748.pdf

Data publikacji:

2010

Wydawca:

Społeczna Akademia Nauk w Łodzi

Tematy:

fuzzy logic
Type-2 fuzzy systems
Fuzzy hardware
embedded systems

Opis:

This article presents a methodological proposal for implementing interval type-2 fuzzy processors over digital signal controller technology. We describe the main considerations that a practitioner or an engineer should follow when implementing an interval type-2 fuzzy system over an embedded processor. These considerations guide the implementation study of eight interval type-2 fuzzy processors, which are fully characterized and tested. Results show that by combining fast computing strategies and technologies like digital signal controllers, the inference time of an embedded type-2 fuzzy processor can be set to hundreds of microseconds.

Źródło:

Journal of Applied Computer Science Methods; 2010, 2 No. 1; 61-81
1689-9636

Pojawia się w:

Journal of Applied Computer Science Methods

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 32.

Tytuł:

Efficiency of FPGA architectures in implementations of AES, Salsa20 and Keccak cryptographic algorithms

Autorzy:

Sugier, J.

Powiązania:

https://bibliotekanauki.pl/articles/2069086.pdf

Data publikacji:

2015

Wydawca:

Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności

Tematy:

block cipher
hash function
hardware implementation
loop unrolling
pipelining
FPGA

Opis:

The aim of this paper is to test efficiency of automatic implementation of selected cryptographic algorithms in two families of popular-grade FPGA devices from Xilinx: Spartan-3 and Spartan-6. The set of algorithms include the Advanced Encryption Standard (AES) used worldwide as a symmetric cipher along with two hash algorithms: Salsa20 (developed with ECRYPT Stream Cipher Project) and Keccak permutation function (core of the new SHA-3 standard). The ciphers were expressed in 5 architectures: the basic iterative one (one instance of a round in hardware) and its four derivatives created by loop unrolling and pipelining. With each of the architectures implemented in both Spartan devices this gave the total of 30 test cases, which, upon automatic implementation, created a comprehensive and consistent base for comparison of the ciphers, applied architectures and FPGA devices used for implementation.

Źródło:

Journal of Polish Safety and Reliability Association; 2015, 6, 2; 117--124
2084-5316

Pojawia się w:

Journal of Polish Safety and Reliability Association

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 33.

Tytuł:

Implementation of symmetric block ciphers in popular-grade FPGA devices

Autorzy:

Sugier, J.

Powiązania:

https://bibliotekanauki.pl/articles/2069285.pdf

Data publikacji:

2012

Wydawca:

Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności

Tematy:

cryptographic processor
AES
Serpent cipher
hardware implementation
pipelining
iterative architecture

Opis:

In this paper we discuss hardware implementations of the two best ciphers in the AES contest – the winner Rijndael and the Serpent – in low-cost, popular Field-Programmable Gate Arrays (FPGA). After presenting the elementary operations of the ciphers and organization of their processing flows we concentrate on specific issues of their implementations in two selected families of popular-grade FPGA devices from Xilinx: currently the most common Spartan-6 and its direct predecessor Spartan-3. The discussion concentrates on differences in resources offered by these two families and on efficient implementation of the elementary transformations of the two ciphers. For case studies we propose a selection of different architectures (combinational, pipelined and iterative) for the encoding units and, after their implementation, we compare size requirements and performance parameters of the two ciphers across different architectures and on different FPGA platforms.

Źródło:

Journal of Polish Safety and Reliability Association; 2012, 3, 2; 179--188
2084-5316

Pojawia się w:

Journal of Polish Safety and Reliability Association

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 34.

Tytuł:

HIL investigations of extended UAV on-board controller

Autorzy:

Słowik, M.
Gosiewski, Z.
Ołdziej, D.

Powiązania:

https://bibliotekanauki.pl/articles/206449.pdf

Data publikacji:

2016

Wydawca:

Polska Akademia Nauk. Instytut Badań Systemowych PAN

Tematy:

unmanned aerial vehicles
hardware-in-the-loop
flight contro ller

Opis:

The paper presents the testing process dedicated to the unmanned aerial vehicle flight controller. The quality of performance of stabilization and navigation tasks has been investigated not during standard in-flight tests, but in the hardware in the loop (HIL) simulation environment. The virtual flight was controlled by the real autopilot. The artificial flight parameters were generated and autopilot uses them as in real flight conditions. Such approach saves time and is economically justified, because of the lack of hardware losses during the failed flight tests.

Źródło:

Control and Cybernetics; 2016, 45, 3; 329-337
0324-8569

Pojawia się w:

Control and Cybernetics

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 35.

Tytuł:

Some Schemes for Implementation of Arithmetic Operations with Complex Numbers Using Squaring Units

Autorzy:

Cariow, A.
Cariowa, G.

Powiązania:

https://bibliotekanauki.pl/articles/114347.pdf

Data publikacji:

2017

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

complex number arithmetic
squaring unit
implementation complexity reduction
hardware implementation

Opis:

In this paper, new schemes for a squarer, multiplier and divider of complex numbers are proposed. Traditional structural solutions for each of these operations require the presence of some number of general-purpose binary multipliers. The advantage of our solutions is a removing of multiplications through replacing them by less costly squarers. We use Logan's trick and quarter square technique, which propose to replace the calculation of the product of two real numbers by summing the squares. Replacing usual multipliers with digital squares implies the reducing power consumption as well as decreases the complexity of the hardware circuit. The squarer requiring less area and power as compared to general-purpose multiplier, it is interesting to assess the use of squarers to implementation of complex arithmetic.

Źródło:

Measurement Automation Monitoring; 2017, 63, 6; 209-211
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 36.

Tytuł:

Concurrent validity and reliability of proprietary and open-source jump mat systems for the assessment of vertical jumps in sport sciences

Autorzy:

Pueo, B.
Jimeney-Olmedo, J. M.
Lipińska, P.
Buśko, K.
Penichet-Tomas, A.

Powiązania:

https://bibliotekanauki.pl/articles/307394.pdf

Data publikacji:

2018

Wydawca:

Politechnika Wrocławska. Oficyna Wydawnicza Politechniki Wrocławskiej

Tematy:

sportowiec
skoki
sport
test
athlete
jump
open-hardware
sports
switch

Opis:

Vertical jump tests are used to assess lower-limb power of athletes in sport sciences. Flight time measurement with jump-mat systems is the most common procedure for this purpose. The aim of this study was to analyze the concurrent validity and reliability of two proprietary systems (Globus and Axon) and an open-source system (Chronojump). Methods: A conditioning electric circuit governed by a controlled wave generator is designed to substitute athletes jumping on a physical mat. In order to look for possible differences associated to timekeeping by each microcontroller device, all three systems are fed by the circuit simultaneously. Results: Concurrent validity was high for the three systems. Standarized typical error of estimate (TEE) was trivial, according to MBI interpretation, as well as perfect Pearson correlation coefficient. Reliability was assessed using coefficient of variation of flight time measure, resulting in 0.17–0.63% (0.05–0.12 cm) for Globus, 0.01% (0.09 cm) for Chronojump and 5.65–9.38% (2.15–3.53 cm) for Axon. These results show that all jump-mat system produced nearly identical measures of flight time so they can be considered valid and reliable for practical purposes. In comparison, Chronojump showed the best performance whereas Axon showed enough variability and disagreement to pose a problem in testing elite athletes. Conclusions: These experiments show that open-source jump mats are as valid and reliable as their proprietary counterparts at a lower cost. Therefore, practitioners can be confident in using Globus or Chronojump systems to test athletes’ jump height because of their negligible errors and Axon system to monitor general population.

Źródło:

Acta of Bioengineering and Biomechanics; 2018, 20, 3; 51-57
1509-409X
2450-6303

Pojawia się w:

Acta of Bioengineering and Biomechanics

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 37.

Tytuł:

Fast Determination of Similarity Between Two Vectors by Means of Analog CMOS Technique

Autorzy:

Wojtyna, R.

Powiązania:

https://bibliotekanauki.pl/articles/226703.pdf

Data publikacji:

2010

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

hardware signal processing
fast Euclidean distance calculation
analog CMOS circuits

Opis:

In this paper, an analog approach to determining a resemblance between two multidimensional vectors is proposed. As the resemblance measure, Euclidean distance is used. The main advantage of the presented method is a very high speed of the Euclidean-distance-measure calculations. The achieved high speed results from the fact that most of arithmetic operations needed to realize the calculations are carried out in parallel. This concerns the required operations of squaring a difference of two corresponding components of the compared vectors. Operating in a transconductane mode (voltage difference squaring transconductors) and a current mode (output square-root extracting circuit), our CMOS circuit is power saving. Its low-power operation results from the fact that sub-circuits of our calculator responsible for the squaring operations (a great number of them in case of large multidimensional vectors) consume no power in the absence of input signals. This takes place when corresponding components of the compared vectors are both equal to zero. The circuit also consumes a reasonably low amount of energy when processing (comparing) a different from zero input data (corresponding vector components). A simplified description of the applied differential squaring transconductors as well as the output current-mode square-root extraction circuit is given and a problem of good cooperation between them is discussed and proper solutions indicated. SPICE simulation results are shown to be in a good agreement with the theory presented.

Źródło:

International Journal of Electronics and Telecommunications; 2010, 56, 4; 417-422
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 38.

Tytuł:

Large Data Stream Processing : Embedded Systems Design Challenges

Autorzy:

Handzlik, A.
Jabłonski, A.

Powiązania:

https://bibliotekanauki.pl/articles/226898.pdf

Data publikacji:

2010

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

reconfigurable hardware
system on chip
digital signal processing
embedded systems

Opis:

The following paper describes an application of reconfigurable hardware architectures for processing of huge data streams. Radar, sonar and high speed internet networks are typical sources of data that require extreme computing power and resources to enable real time acquisition, processing and management. An approach to monitoring of real time multi-gigabit internet network has been described as a practical application of FPGA based board, designed for fast data processing.

Źródło:

International Journal of Electronics and Telecommunications; 2010, 56, 2; 107-110
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 39.

Tytuł:

Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
The use of a hardware accelerator for implementation of text resemblance metrics

Autorzy:

Iwanecki, Ł.
Koryciak, S.
Dąbrowska-Boruch, A.
Wiatr, K.

Powiązania:

https://bibliotekanauki.pl/articles/157430.pdf

Data publikacji:

2014

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

akceleracja sprzętowa
FPGA
ARM
klasyfikacja tekstu
hardware acceleration
text classification

Opis:

Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.

Źródło:

Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 426-428
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 40.

Tytuł:

System kontrolno-pomiarowo-symulacyjny czasu rzeczywistego do badań metod aktywnej redukcji drgań
Real time control, measurement and simulation system for active vibration control studies

Autorzy:

Galewski, M.

Powiązania:

https://bibliotekanauki.pl/articles/972157.pdf

Data publikacji:

2012

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

programowanie LabView
systemy czasu rzeczywistego
symulacje Hardware-in-the-Loop
redukcja drgań
LabView programming
real time system
Hardware-in-the-Loop simulations
vibration reduction

Opis:

W artykule przedstawiono koncepcję, a następnie wybrane, kluczowe szczegóły budowy systemu kontrolno-pomiarowo-symulacyjnego czasu rzeczywistego. System ten znajduje zastosowanie w badaniach metod aktywnej redukcji drgań. Zamieszczono przykłady rezultatów badań obrazujące możliwości zastosowania systemu. Dzięki systemowi uzyskano również możliwość szybszego prototypowania algorytmów sterowania oraz obniżono koszty badań.
One of the important problems that may be encountered during milling operations are tool-workpiece relative vibrations [1]. There are many methods of their reduction, particularly including active ones [1-10]. In the paper, an idea of a real time control, measurement and simulation system utilised for studies on active vibration control is presented and its selected key elements are described. The system is based on the PXI platform and is programmed in LabView RT environment (Figs. 1, 2).The organisation of the main control loops in control programs is described in detail (Fig. 3). In order to generate a force acting on the plate, one or two pizeoactutators are used (Fig. 4). They allow not only actively reducing but also exciting vibrations, which are used in Hardware-in-the-Loop (HIL) simulations. In this approach some parts of the controlled system (i.e. cutting process) are simulated, while the others are real (i.e. machined plate). This reduces the time of control law prototyping and testing significantly. It also reduces research costs as there is less need for performing experiments on a real milling centre. The presented system allows measuring vibrations, calculating a control signal for actuators and performing HIL simulations with the same hardware and software. The presented examples of the results obtained thanks to the system (Figs. 5-7) show its versatility and effectiveness. This confirms that the initial idea and chosen programming solutions are correct.

Źródło:

Pomiary Automatyka Kontrola; 2012, R. 58, nr 10, 10; 840-843
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 41.

Tytuł:

The performance comparison of the DMA subsystem of the Zynq SoC in bare metal and Linux applications

Autorzy:

Fularz, M.
Pieczyński, D.
Kraft, M.

Powiązania:

https://bibliotekanauki.pl/articles/114367.pdf

Data publikacji:

2017

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

FPGA
image processing
hardware accelerator
smart camera
operating system

Opis:

The paper presents results of comparison of the direct memory access (DMA) performance in a Zynq SoC based system working in a bare metal configuration and running the Linux operating system (OS). The overhead introduced by the driver and software components of the Linux OS is evaluated and analyzed. The evaluation is performed on a real life video processing usage scenario involving transfers of significant portions of data to- and from the memory.

Źródło:

Measurement Automation Monitoring; 2017, 63, 5; 189-191
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 42.

Tytuł:

An Universal USB 3.0 FIFO Interface For Data Acquisition

Autorzy:

Mroczek, K.

Powiązania:

https://bibliotekanauki.pl/articles/114677.pdf

Data publikacji:

2016

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

data acquisition
USB 3.0
SuperSpeed
FPGA
hardware interface

Opis:

In this paper, an USB – DAQ interface unit that allows connecting data acquisition (DAQ) application to USB is presented. The unit contains two main components: USB to FIFO IC controller and application controller, designed as VHDL core for FPGA. DAQ logic can be connected to USB through simple I/O and streaming interfaces, thus development time of user application can be reduced. The design was tested with high-speed and SuperSpeed FTDI and Cypress USB – FIFO controllers.

Źródło:

Measurement Automation Monitoring; 2016, 62, 12; 434-438
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 43.

Tytuł:

Horizontal automated storage and retrieval system

Autorzy:

Tutak, J.S.
Wiech, J.

Powiązania:

https://bibliotekanauki.pl/articles/102684.pdf

Data publikacji:

2017

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

automated storage and retrieval
manipulator
hardware system
software system

Opis:

This article describes an innovative automated storage and retrieval system (AS/RS) based on Raspberry Pi. It substantiates the grounds of the undertaken subject and presents an overview of existing automated storage and retrieval solutions. Moreover, the machine is described in terms of type and structure of, following the analysis of the kinematics and dynamics, conducted as a part of the project. The article presents the mechanical design of the machine, describes the choice of structural elements and actuators, and develops the control system with an algorithm using Raspberry Pi. Furthermore, an interface based on a touch-screen display cooperating with a single board computer was designed. One of the key features of the device is its modularity and the individual configurability of the storage module, depending on available storage space where an automated storage and retrieval system is to be installed: vertically - by defining the number of containers in width and height, horizontally - by defining the number of containers in width and depth, horizontally and vertically - by defining the number of containers in width and depth, and modules responsible for storage in height. The final stage of the project consisted in verifying the designed solution in tests on a prototype storage device. More precisely, it was tested on a machine prepared for a particular customer and a chosen configuration, which is a combination of the triune manipulator of vertical storage controlled in an open loop.

Źródło:

Advances in Science and Technology. Research Journal; 2017, 11, 1; 82-95
2299-8624

Pojawia się w:

Advances in Science and Technology. Research Journal

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 44.

Tytuł:

Estimation and Compensation of IQ Imbalance in SWIPT System

Autorzy:

Nair, Ajin R.
Kirthiga, S.
Jayakumar, M.

Powiązania:

https://bibliotekanauki.pl/articles/2055272.pdf

Data publikacji:

2021

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

SWIPT
power splitting
iq imbalance
energy harvesting
hardware impairments
blind compensation

Opis:

Although there are many articulations of SWIPT architecture implementations, the hardware impairment aspect involved in the SWIPT architecture system is not given much attention. This paper evaluates the performance of SWIPT PS Receiver architecture in the presence of IQ imbalance hardware impairment with 16-QAM transmitter and AWGN channel. The parameters SNR, BER is evaluated in the presence of amplitude, phase imbalance, and PS factor at the SWIPT receiver side. Further, the IQ imbalance is estimated and compensated using a blind compensation algorithm. The system achieved a maximum BER of 10−7 in the presence of amplitude and phase imbalance of 0.2 and 1.6 respectively.

Źródło:

International Journal of Electronics and Telecommunications; 2021, 67, 4; 679--684
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 45.

Tytuł:

Research on low-emission vehicle powered by LPG using innovative hardware and software

Autorzy:

Małek, Arkadiusz
Caban, Jacek
Šarkan, Branislav

Powiązania:

https://bibliotekanauki.pl/articles/263411.pdf

Data publikacji:

2020

Wydawca:

Sieć Badawcza Łukasiewicz. Przemysłowy Instytut Motoryzacji

Tematy:

hardware
software
on-board diagnostics
alternative fuels
LPG
on-road testing

Opis:

LPG is a cheap and ecological fuel for spark ignition engines. The sequential gas injection system can be installed at the factory and is then the Original Equipment of the Manufacturer. A vehicle with a spark ignition engine can also be converted to gas in an authorized workshop. In both cases, the vehicle must meet the same exhaust emission standards when running on alternative fuel as it does with the original fuel. Conversion of vehicles to LPG and CNG is regulated by law at the European Union level. The article describes the conversion of a low-emission gasoline vehicle that meets the Euro 6 emission standard to LPG. The configuration and calibration of the LPG system is described in detail. The compatibility of the gas system with the vehicle's on-board diagnostic system was then checked. Finally, road tests of the vehicle were carried out to compare the performance with the original fuel and the alternative fuel.

Źródło:

Archiwum Motoryzacji; 2020, 89, 3; 19-36
1234-754X
2084-476X

Pojawia się w:

Archiwum Motoryzacji

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 46.

Tytuł:

Efficiency of Spartan-7 FPGA devices in implementation of contemporary cryptographic algorithms

Autorzy:

Sugier, J.

Powiązania:

https://bibliotekanauki.pl/articles/2068736.pdf

Data publikacji:

2018

Wydawca:

Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności

Tematy:

hardware implementation
loop unrolling
pipelining
AES
BLAKE
KECCAK
SHA-3

Opis:

Hardware implementations of cryptographic algorithms are ubiquitous in contemporary computer systems where they are used to ensure appropriate level of security e.g. in high-speed data transmission, authentication and access control, distributed cloud storage, etc.. In this paper we evaluate size and speed efficiency of FPGA implementations of selected popular cryptographic algorithms in the newest cost-sensitive Spartan-7 devices form Xilinx, Inc.. The investigated set of algorithms included four examples: the AES-128 standard symmetric block cipher, the BLAKE-256 hash function and two size variants of the KECCAK-f[b] compression function, b = 400 and 1600, with the larger variant being used as the core of the new SHA-3 standard. The main aim of this research was to provide a uniform and comparable implementation approach for all the ciphers so that the new potentials of the Spartan-7 internal architecture would be put to the test in realization of their specific cryptographic transformations and data distribution. Each of the four algorithms was implemented in five architectures: the basic iterative one (with one instance of the cipher round instantiated in hardware) plus two loop unrolled ones (with two and four or five rounds in hardware) and their two pipelined variants (with registers at the outputs of each round enabling parallel processing of multiple streams of data). Uniform implementation methodology applied to 20 cases of cipher & architecture combinations created a consistent testbed, producing comparable results which allowed to evaluate efficiency of the new hardware platform in implementation of the different algorithms in various unrolled and pipelined organizations.

Źródło:

Journal of Polish Safety and Reliability Association; 2018, 9, 3; 75--84
2084-5316

Pojawia się w:

Journal of Polish Safety and Reliability Association

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 47.

Tytuł:

The analysis of hardware optimization methods for improving capabilities and performance of X-Ways forensics toolset
Analiza możliwości optymalizacji sprzętowej dla uzyskania poprawy wydajności pracy programu X-Ways forensics

Autorzy:

Cieplak, A.
Malec, M.
Cieplak, T.

Powiązania:

https://bibliotekanauki.pl/articles/395705.pdf

Data publikacji:

2012

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

computer forensics
test simulations
hardware configuration
informatyka śledcza
symulacja testowa
konfiguracja sprzętowa

Opis:

In this paper an attempt was made to identify optimal hardware configurationfor a workstation designated to computer forensics expert, using X-Ways Forensics software. To achieve this objective a body of research data on different hardware setups was collected as a result of their performance examination while conducting diverse tasks during test simulations. With the complete research data, it was possible to determine the most optimal hardware configurationfrom all the setups prepared for the test.
W pracy podjęto próbę ustalenia optymalnej konfiguacji sprzętowej dla stanowiska informatyka śledczego z wykorzystaniem aktualnego, specjalistycznego oprogramowania programu X-Ways Forensics. Aby zrealizować postawiony cel przeprowadzono badania różnych konfiguracji sprzętowych podczas wykonywania wcześniej określonych zadań - symulacji testowych. Po zakończeniu tego etapu prac dokonano analizy wyników badań i przeprowadzono wybór najbardziej optymalnej konfiguracji sprzętowej spośród przygotowanych do testów.

Źródło:

Postępy Nauki i Techniki; 2012, 13; 142-153
2080-4075

Pojawia się w:

Postępy Nauki i Techniki

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 48.

Tytuł:

Dedicated Digital Hardware for DVB-CSA Encryption

Autorzy:

Szecówka, P. M.
Marucha, P. W.

Powiązania:

https://bibliotekanauki.pl/articles/227134.pdf

Data publikacji:

2012

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

DVB-CSA
digital video broadcasting
Common Scrambling Algorithm
encryption
hardware
VHDL
FPGA

Opis:

DVB-CSA (Digital Video Broadcast - Common Scrambling Algorithm) is encryption method commonly used to protect the paid channels of digital television. The paper presents a study of its implementation in specialized digital hardware. The algorithm was successfully converted to logic architecture, coded in hardware description language (VHDL), verified and synthesized for programmable logic device (FPGA). For Xlinx Spartan 3 implementation, the expected throughput may be estimated to 100 Mbps in pipelined mode.

Źródło:

International Journal of Electronics and Telecommunications; 2012, 58, 3; 241-246
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 49.

Tytuł:

New hardware solutions for structural health monitoring
Nowe rozwiązania inteligentnych czujników pomiarowych dla diagnostyki układów mechanicznych

Autorzy:

Uhl, T.
Bojko, T.

Powiązania:

https://bibliotekanauki.pl/articles/157160.pdf

Data publikacji:

2004

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

inteligentne czujniki pomiarowe
diagnostyka układów mechanicznych
structural health monitoring
new hardware solutions

Opis:

Nowadays, research concerning applications of structural health monitoring has aroused a great interest. SHM methods are applied to condition monitoring of machines and structures, structural integrity assessment, damage detection and structural failure prevention. Measurement data acquired by the use of different sensors and data acquisition systems is essential for SHM. The most popular SHM algorithms require vibration measurements, which arise difficulties resulting from the analysis of signals from many sensors. In the paper, newly developed hardware solutions for the SHM application are presented. In accordance with the defined requirements, the design of CAN based accelerometer module is shown.
Współczesnie dużego znaczenia nabierają prace związane z praktyczną realizacją systemów do monitorowania stanu konstrukcji. Metody aktywnego monitorowania znajdują zastosowanie do badania maszyn i struktur mechanicznych, badań strukturalnych, detekcji zniszczenia, zapobiegania stanom awaryjnym. W systemach monitorujących najczęściej analizowane są drgania konstrukcji. Uzyskanie prawidłowych wyników zależy od sposobu akwizycji danych pomiarowych, co w przypadku analizy sygnałów z wielu czujników nie jest zadaniem prostym. W artykule opisano konstrukcję inteligentnego modułu akcelerometru zbudowanego z zastosowaniem układów MEMS i wyposażonego w interfejs magistrali CAN.

Źródło:

Pomiary Automatyka Kontrola; 2004, R. 50, nr 5, 5; 9-12
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 50.

Tytuł:

Synteza strukturalna algorytmu sterującego w sterownikach logicznych klasy micro
Structural synthesis of the control algorithm in a micro programmable controller

Autorzy:

Jaszczak, S.
Małecki, K.

Powiązania:

https://bibliotekanauki.pl/articles/158520.pdf

Data publikacji:

2013

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

synteza sprzętowo-programowa
PLC
programowanie strukturalne
hardware and software synthesis
structured programming

Opis:

Sterowniki klasy micro mogą być z powodzeniem wykorzystywane do automatyzacji nieskomplikowanych instalacji przemysłowych, zawierających do kilkudziesięciu zmiennych procesowych o charakterze dwustanowym i/lub analogowym. W artykule przedstawiono metodykę tworzenia strukturalnego oprogramowania sterującego na przykładzie modelu laboratoryjnego układu sortowania materiału kolorowego, przy zastosowaniu sterownika klasy micro s7-200 CPU 224 z modułem rozszerzającym EM223.
Micro programmable controllers can be successfully used for automation of unsophisticated industrial installations, containing up to several dozen process variables of two-state and/or analog nature. This paper presents a methodology of creation of structural control software as an example of the laboratory model for sorting colored material, using a class of a micro controller S7-200 CPU 224 with an extended module EM223. The structural synthesis naturally allows taking into account the specific hardware configuration of the control object and functional requirements during the process of control software design. The functional requirements determine the structure of software, i.e. a developer may divide the program into smaller units, corresponding to different functions of the plant. At the beginning, an idea of the structural programming (Fig. 1) with an example in the micro PLC is described. In the next part a detailed example of the hardware and software synthesis, related to a real plant (Fig. 3) is giving. A functional structure of the developed control system (Figs. 4, 5) has a great influence on the software structure (Fig. 6), what is described in details in that part. In the final part of this paper selected remarks about the structural implementation of the developed control algorithm in the s7-200 PLC are given and described.

Źródło:

Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 793-795
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 51.

Tytuł:

Produkcja okuć budowlanych i galanterii metalowej - analiza zagrożeń
An analysis of hazards at metal building fittings and accessories production workplaces

Autorzy:

Gawęda, E.
Kondej, D.

Powiązania:

https://bibliotekanauki.pl/articles/180534.pdf

Data publikacji:

2005

Wydawca:

Centralny Instytut Ochrony Pracy

Tematy:

okucia budowlane
zagrożenia chemiczne
zagrożenia mechaniczne
building hardware
chemical hazard
mechanical hazards

Opis:

W artykule przedstawiono zagadnienia dotyczące szkodliwych czynników środowiska pracy występujących przy produkcji różnego rodzaju okuć budowlanych i meblowych oraz galanterii metalowej. Scharakteryzowano zakłady produkujące akcesoria metalowe oraz asortyment wytwarzanych wyrobów. Opisano etapy procesu produkcyjnego. Przedstawiono zagrożenia czynnikami chemicznymi i fizycznymi oraz możliwe skutki zdrowotne
This paper presents issues related to harmful factors in the working environment in the production of various metal fittings for doors, windows and furniture, and metal accessories. It characterized plants that produce metal accessories and presents assortment of products. Stages of the manufacturing processes are discussed. Chemical and physical hazards and possible health effects are presented.

Źródło:

Bezpieczeństwo Pracy : nauka i praktyka; 2005, 10; 12-14
0137-7043

Pojawia się w:

Bezpieczeństwo Pracy : nauka i praktyka

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 52.

Tytuł:

Application of optimal planning methodologies for investigation of technological processes, devices and systems
Primenenie metodologii optimalnogo planirovanija dlja issledovanija tekhnologicheskikh processov, priborov i sistem

Autorzy:

Kirichenko, I.
Koshevoy, N.
Kostenko, E.
Rozhnova, V.

Powiązania:

https://bibliotekanauki.pl/articles/793489.pdf

Data publikacji:

2013

Wydawca:

Komisja Motoryzacji i Energetyki Rolnictwa

Tematy:

methodology
cost
mathematical model
experimental planning
hardware
software
experimental study
technological process

Źródło:

Teka Komisji Motoryzacji i Energetyki Rolnictwa; 2013, 13, 3
1641-7739

Pojawia się w:

Teka Komisji Motoryzacji i Energetyki Rolnictwa

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 53.

Tytuł:

Testing power system protections utilizing hardware-in-the-loop simulations on real-time Linux

Autorzy:

Krakowski, M.
Nogal, Ł.

Powiązania:

https://bibliotekanauki.pl/articles/201732.pdf

Data publikacji:

2020

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

hardware-in-the-loop simulation
testing
real time systems
power systems protection

Opis:

The complexity of power system phenomena challenges power system protection testing to obtain the required adequacy of the testing environment. Hardware-in-the-loop simulation in real-time substantially increases testing capabilities. However, there is still the question of the availability of commercial solutions. To address the challenges, a new hardware-in-the loop system has been designed and implemented utilizing the easily available Matlab/Simulink environment and Linux RT Preempt OS. The custom software part prepared for the presented system is based on the Matlab/Simulink s-function mechanism, Embedded Coder toolbox and Advantech biodaq library as the interface for the utilized I/O cards. The simulator’s real-time performance limits on Linux RT Preempt have been verified, and it was shown that its performance is sufficient to conduct successful tests of protection relays. Consequently, a simple power system protection relay testing example is provided, including a discussion of results. Finally, it has been proven that the presented system can be utilized as a simpler and more accessible hardware-in-the-loop testing alternative to commercial simulators.

Źródło:

Bulletin of the Polish Academy of Sciences. Technical Sciences; 2020, 68, 5; 1099-1105
0239-7528

Pojawia się w:

Bulletin of the Polish Academy of Sciences. Technical Sciences

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 54.

Tytuł:

Konserwacja skrzyni dębowej z okuciami żelaznymi
Preservation of the Oak Chest with Ironwork Fittings

Autorzy:

Wieczorek, Krzysztof

Powiązania:

https://bibliotekanauki.pl/articles/37513594.pdf

Data publikacji:

2017-12

Wydawca:

Muzeum "Górnośląski Park Etnograficzny w Chorzowie"

Tematy:

conservation works
log chest
iron hardware
prace konserwatorskie
skrzynia kłodowa
okucia żelazne

Opis:

W artykule omówiono i zobrazowano najważniejsze etapy prac konserwatorskich wykonanych przy skrzyni kłodowej z okuciami żelaznymi z XVI wieku pochodzącej ze zbiorów Muzeum „Górnośląski Park Etnograficzny w Chorzowie”. Równocześnie z pracami konserwatorskimi przeprowadzono badania dendrochronologiczne drewna dębowego, z którego skrzynia została wykonana. Wyniki badań wykazały, że skrzynia pochodzi z drugiej ćwierci XVI wieku, a nie jak sądzono wcześniej z wieku XVII. Wykonane pomiary szerokości usłojenia próbek drewna pobranego ze skrzyni i konstrukcji wieży kościoła pw. św. Jerzego w Gliwicach-Ostropie pozwoliły na wysuniecie hipotezy, że skrzynia z Muzeum GPE w Chorzowie została wykonana z drewna zgromadzonego na budowę wieży tego kościoła. Prawdopodobne jest, że niemal bliźniacza skrzynia kłodowa, przechowywana w zakrystii kościoła w Gliwicach-Ostropie, została wykonana również z tego materiału.

Źródło:

Rocznik Muzeum "Górnośląski Park Etnograficzny w Chorzowie"; 2017, 5, 5; 210-220
2353-2734

Pojawia się w:

Rocznik Muzeum "Górnośląski Park Etnograficzny w Chorzowie"

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 55.

Tytuł:

Systemy wbudowane oraz ich podatności na ataki sprzętowe
Embedded Systems and their Vulnerabilities to Hardware Attacks

Autorzy:

Szczepankiewicz, Konrad
Wnuk, Marian

Powiązania:

https://bibliotekanauki.pl/articles/27323995.pdf

Data publikacji:

2023

Wydawca:

Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego

Tematy:

atak sprzętowy
analiza kanału pobocznego
podatności systemów wbudowanych
ochrona urządzeń przed atakami sprzętowymi
hardware attacks
side channel analysis
vulnerabilities of embedded systems
protection of devices against hardware attacks

Opis:

Artykuł opisuje rodzaje ataków sprzętowych nakierunkowanych na systemy wbudowane, a także środki zapobiegawcze oraz metody modelowania zagrożenia bezpieczeństwa. Obecnie w urządzeniach elektronicznych poziom zabezpieczeń od strony oprogramowania jest zazwyczaj wysoki. Z kolei sprzętowe implementacje mogą pozostawiać luki, które atakujący mogą wykorzystać do ekstrahowania informacji lub zaburzania działania urządzenia w niezamierzony przez twórców sposób. Będąc użytkownikiem systemów wbudowanych, krytycznych dla bezpieczeństwa, należy być świadomym niebezpieczeństw spowodowanych lukami w oprogramowaniu, ale również znać zagadnienie analizy kanału pobocznego oraz iniekcji błędów.
The article describes the types of hardware attacks targeting embedded systems, countermeasures, and methods of modelling security threats. In currently used electronic devices, the software usually ensures very high level of security. On the other hand, hardware implementations, often leave vulnerabilities that attackers can use to extract information or disrupt the operation of the device. Being a user of embedded systems, critical for safety, you should be aware of what dangers they may be exposed to from the hardware side and to know the analysis of the side channel and fault injection.

Źródło:

Biuletyn Wojskowej Akademii Technicznej; 2023, 72, 1; 59--68
1234-5865

Pojawia się w:

Biuletyn Wojskowej Akademii Technicznej

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 56.

Tytuł:

Architektura dekodera wideo MPEG-2 dla wymagań HDTV
Hardware architecture of HDTV MPEG-2 decoder

Autorzy:

Majewski, D.

Powiązania:

https://bibliotekanauki.pl/articles/156204.pdf

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

FPGA
kompresja wideo
MPEG-2
architektura sprzętowa
video compression
hardware architecture

Opis:

Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.
The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.

Źródło:

Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 508-510
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 57.

Tytuł:

Basic Aspects of Designing a High-performance Processor Structure for Calculating a "true" Discrete Fractional Fourier Transform

Autorzy:

Cariow, A.
Majorkowska-Mech, D.

Powiązania:

https://bibliotekanauki.pl/articles/114579.pdf

Data publikacji:

2018

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

discrete fractional Fourier transform
parallelization of computations
hardware implementation
complexity reduction

Opis:

This paper presents a basic aspects of structural design of the highperformance processor for implementation of discrete fractional Fourier transform (DFrFT). The general idea of the possibility of parallelizing the calculation of the so-called “true” discrete Fourier transform on the basis of our previously developed algorithmic approach is presented. We specifically focused only on the general aspects of the organization of the structure of such a processor, since the details of a particular implementation always depend on the implementation platform used, while the general idea of constructing the structure of the processor remains unchanged.

Źródło:

Measurement Automation Monitoring; 2018, 64, 2; 43-45
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 58.

Tytuł:

Ato choose variants of hardware architecture for the SWPL-1 helmet-mounted display system

Autorzy:

Michalak, S.
Kowalczyk, H.
Szelmanowski, A.
Borowski, J.

Powiązania:

https://bibliotekanauki.pl/articles/241745.pdf

Data publikacji:

2018

Wydawca:

Instytut Techniczny Wojsk Lotniczych

Tematy:

transport
avionics
helmet-mounted display systems
hardware architecture
multi-criteria optimization

Opis:

The paper presents the structure and basic properties of the SWPL-1 helmet-mounted flight parameter display system, constructed for the Mi-17 helicopter with analogue systems and on-board instruments. It describes the basic components of the SWPL-1 system and on board components cooperating with the SWPL-1 system necessary to ensure the imaging system’s operation (including the ADU-3200 central unit for aerodynamic data and the GPS-155XL satellite signals receiver). It presents the architecture, the principle of operation, and the main constituents of the SWPL-1 helmet-mounted flight parameter system, as well as the standards of data transmission used in digital communication between the SWPL-1 system and on-board systems (installed on the Mi-17 helicopter). It describes the scope and manner of pilot and navigation data presentation as well as control of drive unit operation parameters in detail. It presents selected optimization methods for tasks executed in the helmet mounted system’s life cycle. The particular stages of the life cycle were described in detail, from the earliest stages of needs identification, through the analytic and conceptual phase, then the implementation stage, and ending with the operation stage. It introduces tasks for optimization and related methods into the process of creating the new system at every stage of its implementation. It presents one of the methods of multi-criteria optimization based on the experts’ assessment of choice of a variant of the helmet-mounted flight parameter display system’s hardware architecture in detail.

Źródło:

Journal of KONES; 2018, 25, 4; 285-292
1231-4005
2354-0133

Pojawia się w:

Journal of KONES

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 59.

Tytuł:

Cmac and Its Extensions for Efficient System Modelling

Autorzy:

Szabo, T.
Horvath, G.

Powiązania:

https://bibliotekanauki.pl/articles/908287.pdf

Data publikacji:

1999

Wydawca:

Uniwersytet Zielonogórski. Oficyna Wydawnicza

Tematy:

sieć neuronowa
implementacja sprzętowa
budowle hydrotechniczne
CMAC
neural networks
hardware implementation

Opis:

This paper deals with the family of CMAC neural networks. The most important properties of this family are the extremely fast learning capability and a special architecture that makes effective digital hardware implementation possible. The paper gives an overview of the classical binary CMAC, shows the limitations of its modelling capability, gives a critical survey of its different extensions and suggests two further modifications. The aim of these modifications is to improve the modelling capability while maintaining the possibility of an effective realization. The basic element of the first suggested hardware structure is a new matrix-vector multiplier which is based on a canonical signed digit (CSD) number representation and a distributed arithmetic. In the other version, a hierarchical network structure and a special sequential training method are proposed which can constitute a trade-off between the approximation error and generalization. The proposed versions (among them a dynamic extension of the originally static CMAC) are suitable for embedded applications where the low cost and relatively high speed operation are the most important requirements.

Źródło:

International Journal of Applied Mathematics and Computer Science; 1999, 9, 3; 571-598
1641-876X
2083-8492

Pojawia się w:

International Journal of Applied Mathematics and Computer Science

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 60.

Tytuł:

Efficiency Evaluation Method for the Devices with Infrasound Impact on Functioning of Computer Equipment

Autorzy:

Korchenko, A.
Tereykovsky, I.
Aytkhozhaevа, E.
Seilova, N.
Kosyuk, Y.
Wójcik, W.
Komada, P.
Sikora, J.

Powiązania:

https://bibliotekanauki.pl/articles/963897.pdf

Data publikacji:

2018

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

information security
computer hardware protection
infrasound
infrasound damage
efficiency evaluation method

Opis:

A significant threat to critical infrastructure of computer systems has a destructive impact caused by infrasound waves. It is shown that the known infrasound generations are based on using the following devices: a Helmholtz Resonator, Generation by using a Pulsating Sphere such as Monopolies, Rotor-type Radiator, Resonating Cylinder, VLF Speaker, Method of Paired Ultrasound Radiator, and airscrew. Research of these devices was made in this paper by revealing their characteristics, main advantages and disadvantages. A directional pattern of infrasound radiation and a graph of dependence of infrasound radiation from the consumed power was constructed. Also, during the analysis of these devices, there was proven a set of basic parameters, the values of which make it possible to characterize their structural and operational characteristics. Then approximate values of the proposed parameters of each those considered devices, were calculated. A new method was developed for evaluating the effectiveness of infrasound generation devices based on the definition of the integral efficiency index, which is calculated using the designed parameters. An example of practical application of the derived method, was shown. The use of the method makes it possible, taking into account the conditions and requirements of the infrasound generation devices construction, to choose from them the most efficient one.

Źródło:

International Journal of Electronics and Telecommunications; 2018, 64, 2; 189-196
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 61.

Tytuł:

Design and test study of a new mixed control method for magnetorheological semi-active suspension based on electromechanical analogy theory

Autorzy:

Jiang, Yu
Wang, Ruochen
Ding, Renkai
Sun, Dong
Liu, Wei

Powiązania:

https://bibliotekanauki.pl/articles/1839706.pdf

Data publikacji:

2021

Wydawca:

Polskie Towarzystwo Mechaniki Teoretycznej i Stosowanej

Tematy:

semi-active suspension
electromechanical analogy
mixed control
hardware-in-the-loop

Opis:

For pursuing high performance, the development of semi-active suspension control tends to be complicated and ignores practicability. A new mixed control method effectively suppressing vibration of the vehicle body in the whole frequency band is proposed based on electromechanical analogy theory. Simulation results show that in comparison with passive suspension, on a long slope bumpy road, the mixed control reduces body acceleration by 21.49% and the maximum amplitude by 22.40%. On a C class road, the mixed control reduces body acceleration by 9.78%. Finally, an ECU hardware-in-the-loop test is conducted, which verifies the effectiveness and feasibility of the new mixed control method.

Źródło:

Journal of Theoretical and Applied Mechanics; 2021, 59, 2; 189-201
1429-2955

Pojawia się w:

Journal of Theoretical and Applied Mechanics

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 62.

Tytuł:

Lightweight PUF-Based Gate Replacement Technique to Reduce Leakage of Information through Power Profile Analysis

Autorzy:

Mohankumar, N.
Jayakumar, M.
Nirmala, Devi M.

Powiązania:

https://bibliotekanauki.pl/articles/2200703.pdf

Data publikacji:

2022

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

Design for Security
Hardware Security
PUF
TRNG
Wave Dynamic Differential Logic

Opis:

The major challenge faced by electronic device designers is to defend the system from attackers and malicious modules called Hardware Trojans and to deliver a secured design. Although there are many cryptographic preventive measures in place adversaries find different ways to attack the device. Differential Power Analysis (DPA) attack is a type of Side Channel Attacks, used by an attacker to analyze the power leakage in the circuit, through which the functionality of the circuit is extracted. To overcome this, a lightweight approach is proposed in this paper using, Wave Dynamic Differential Logic (WDDL) technique, without incurring any additional resource cost and power. The primary objective of WDDL is to make the power consumption constant of an entire circuit by restricting the leakage power. The alternate strategy used by an adversary is to leak the information through reverse engineering. The proposed work avoids this by using a bit sequencer and a modified butterfly PUF based randomizing architecture. A modified version of butterfly PUF is also proposed in this paper, and from various qualitative tests performed it is evident that this PUF can prevent information leakage. This work is validated on ISCAS 85, ISCAS 89 benchmark circuits and the results obtained indicate that the difference in leakage power is found to be very marginal.

Źródło:

International Journal of Electronics and Telecommunications; 2022, 68, 4; 749--754
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 63.

Tytuł:

Problems in solving fractional differential equations in a microcontroller implementation of an FOPID controller

Autorzy:

Matusiak, Mariusz
Ostalczyk, Piotr

Powiązania:

https://bibliotekanauki.pl/articles/140935.pdf

Data publikacji:

2019

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

fractional calculus
Grünwald-Letnikov fractional-order backward difference
FOPID
hardware implementation

Opis:

The article focuses on the fractional-order backward difference, sum, linear time-invariant equation analysis, and difficulties of the fractional calculus microcontroller implementation with regard to designing a fractional-order proportional integral derivative (FOPID) controller. In opposite to the classic proportional integral derivative (PID), the FOPID controller is defined by five independent parameters. Hence, it is more customizable and, potentially, more precise on condition that the values of fractional integration and differentiation orders are properly selected. However, a number of operations and the time required to calculate the output signal continuously increase. This can be a significant problem considering the limitations of a microcontroller, including memory size and a constant sampling time of the set-up analog-to-digital (ADC) converters. In the article, three solutions are considered, and results obtained in the experiments are presented.

Źródło:

Archives of Electrical Engineering; 2019, 68, 3; 565-577
1427-4221
2300-2506

Pojawia się w:

Archives of Electrical Engineering

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 64.

Tytuł:

Hardware-Software Complex for Predicting the Development of an Ecologically Hazardous Emergency Situation on the Railway

Autorzy:

Lakhno, Valerii
Shalabayeva, Maira
Kryvoruchko, Olena
Desiatko, Alona
Chubaievskyi, Vitalyi
Alibiyeva, Zhibek

Powiązania:

https://bibliotekanauki.pl/articles/27311935.pdf

Data publikacji:

2023

Wydawca:

Polska Akademia Nauk. Czasopisma i Monografie PAN

Tematy:

ecological safety
hardware-software complex
monitoring
environment
emergency situation
railway transport

Opis:

A hardware-software system has been implemented to monitor the environmental state (EnvState) at the site of railway (RY) accidents and disasters. The proposed hardware-software system consists of several main components. The first software component, based on the queueing theory (QT), simulates the workload of emergency response units at the RY accident site. It also interacts with a central data processing server and information collection devices. A transmitter for these devices was built on the ATmega328 microcontroller. The hardware part of the environmental monitoring system at the RY accident site is also based on the ATmega328 microcontroller. In the hardwaresoftware system for monitoring the EnvState at the RY accident site, the data processing server receives information via the MQTT protocol from all devices about the state of each sensor and the device's location at the RY accident or disaster site, accompanied by EnvState contamination. All data is periodically recorded in a database on the server in the appropriate format with timestamps. The obtained information can then be used by specialists from the emergency response headquarters.

Źródło:

International Journal of Electronics and Telecommunications; 2023, 69, 4; 707--712
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 65.

Tytuł:

Porównanie aplikacji wspierających zastosowanie metodyk zwinnych w wytwarzaniu oprogramowania
Applications supporting utilization of agile methods in software development process

Autorzy:

Bławucki, Tomasz
Ramanovich, Siarhei
Skublewska-Paszkowska, Maria

Powiązania:

https://bibliotekanauki.pl/articles/98220.pdf

Data publikacji:

2020

Wydawca:

Politechnika Lubelska. Instytut Informatyki

Tematy:

agile
aplikacja mobilna
aplikacje internetowe
wymagania sprzętowe
mobile applications
web applications
hardware requirements

Opis:

Artykuł przedstawia porównanie pod względem wymagań sprzętowych aplikacji wspierających wprowadzanie metodyk zwinnych do procesu wytwarzania oprogramowania. Przedmiotem badań były popularne aplikacje mobilne i internetowe wspomagające procesy Agile w przedsiębiorstwach. W celu określenia znaczenia poszczególnych wymagań technicznych dla użytkowników, przeprowadzono serię eksperymentów badawczych opartych na scenariuszach typowego i brzegowego użytkowania badanych systemów. Na potrzeby przeprowadzonej analizy została dodatkowo opracowana aplikacja wspierająca proces zwinnego wytwarzania oprogramowania. Wyniki pomiarów były rejestrowane za pomocą specjalistycznych narzędzi monitorujących pracę systemu i profilujących działanie przeglądarki internetowej. Rezultaty prac badawczych przedstawiono w formie tabel.
The article presents a comparison in terms of hardware requirements of applications that supports the agile software development processes. For research purposes, popular mobile and internet applications supporting agile software development were chosen. In order to determine the significance of individual technical requirements for end-users, a series of research experiments, based on scenarios of typical and boundary use was conducted. In addition to research, the application supporting agile software development process was implemented. The results of research were recorded by specialized monitoring and profiling tools. The results of performed work are presented in tabular form.

Źródło:

Journal of Computer Sciences Institute; 2020, 14; 8-13
2544-0764

Pojawia się w:

Journal of Computer Sciences Institute

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 66.

Tytuł:

A photovoltaic source I/U model suitable for hardware in the loop application

Autorzy:

Stala, R.
Penczek, A.
Mondzik, A.
Stawiarski, Ł.

Powiązania:

https://bibliotekanauki.pl/articles/140478.pdf

Data publikacji:

2017

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

Photovoltaic characteristic
PV array
PV simulations
mathematical modeling
hardware in the loop (HIL)

Opis:

This paper presents a novel, low-complexity method of simulating PV source characteristics suitable for real-time modeling and hardware implementation. The application of the suitable model of the PV source as well as the model of all the PV system components in a real-time hardware gives a safe, fast and low cost method of testing PV systems. The paper demonstrates the concept of the PV array model and the hardware implementation in FPGAs of the system which combines two PV arrays. The obtained results confirm that the proposed model is of low complexity and can be suitable for hardware in the loop (HIL) tests of the complex PV system control, with various arrays operating under different conditions.

Źródło:

Archives of Electrical Engineering; 2017, 66, 4; 773-786
1427-4221
2300-2506

Pojawia się w:

Archives of Electrical Engineering

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 67.

Tytuł:

Fast image registration in DirectX9 graphics hardware

Autorzy:

Strzódka, R.
Droske, M.
Rumpf, M.

Powiązania:

https://bibliotekanauki.pl/articles/334007.pdf

Data publikacji:

2003

Wydawca:

Uniwersytet Śląski. Wydział Informatyki i Nauki o Materiałach. Instytut Informatyki. Zakład Systemów Komputerowych

Tematy:

rejestracja obrazu
przepływ stopnia nachylenia
sprzęt graficzny
image registration
gradient flow
graphics hardware

Opis:

The analysis of image time series requires a correlation of the information between two images. The gradient flow registration is a method for correlating this information by successively minimizing an appropriate energy along its gradient A graphics hardware implementation of this approach to image registration is presented. The gradient flow formulation makes use of a robust multi-scale regularization, an efficient multi-grid solver and an effective time-step control. The locality of the involved operations implies a data-flow which is very well suited for an acceleration in the streaming architecture of the DX9 graphics hardware. Therefore, the implementation obtains registration results at very high performance, registering two 2562 in less than 2 seconds, such that it could be used as an interactive tool in medical image analysis.

Źródło:

Journal of Medical Informatics & Technologies; 2003, 6; IT43-49
1642-6037

Pojawia się w:

Journal of Medical Informatics & Technologies

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 68.

Tytuł:

Nadzorowanie naziemnych systemów OP : obrona powietrzna

Autorzy:

Wydra, Zdzisław.

Powiązania:

Wiraże 2005, nr 24, s. 8-9

Data publikacji:

2005

Tematy:

NATO Air Command and Control System Hardware Committee
Konferencja Komitetu Air Command and Control System Hardware Comittee (2005; Warszawa) sprawozdanie
System obrony powietrznej naziemnego bazowania konferencja sprawozdanie

Opis:

Fot.

Dostawca treści:

Bibliografia CBW

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 69.

Tytuł:

Sprzętowa weryfikacja funkcjonalna magistrali AMBA® AXI
Functional hardware verification of AMBA® AXI bus

Autorzy:

Duc, P.

Powiązania:

https://bibliotekanauki.pl/articles/155275.pdf

Data publikacji:

2011

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

AMBA
AXI
Sce-Mi
sprzętowa weryfikacja funkcjonalna
functional coverage
functional hardware verification

Opis:

W artykule przedstawiono moduł monitora magistrali AMBA® AXI, umożliwiający weryfikację poprawności oraz weryfikację functional coverage protokołu AXI w systemach koemulacji sprzętowo-programowej układów SoC (System-on-Chip). Układ monitora składa się z syntezowalnej części sprzętowej oraz części programowej. Część sprzętowa służy do bezpośredniej obserwacji stanu magistrali i zawiera podstawowe elementy weryfikacyjne, zaś część programowa umożliwia komunikację części sprzętowej z programowym środowiskiem weryfikacyjnym.
The currently observed increase in SoC (System-on-Chip) system complexity determines evolution of the verification methods to ensure complete and as fast as possible verification of the whole system correctness. One of the main direction in development of the complex SoC design verification methodology is implementation of hardware accelerated systems in the verification process. There is a number of ways used in this kind of verification. One is the transaction based hardware-software co-emulation, that support high level software test environment to control and observe the hardware implementation of design under test. This paper presents the AMBA® AXI bus monitor for using in co-emulation systems, with particular attention paid to the Sce-Mi based systems. The monitor architecture has two parts, hardware and software. The synthesizable hardware part is implemented in a programmable device of the emulator system and is used to direct bus observation through basic checkers. The task of the monitor software part is to enable proper configuration of the hardware part, to receive verification status information, to perform more sophisticated checking and to report verification results. Communication between the hardware and software parts is based on exchange of message vectors through a message channel known from the co-emulation Sce-Mi standard.

Źródło:

Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 966-968
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 70.

Tytuł:

Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania
Transforms and Quantization in the High-Throughput H.264/AVC Encoder Based on Advanced Mode Selection

Autorzy:

Pastuszak, G.

Powiązania:

https://bibliotekanauki.pl/articles/156172.pdf

Data publikacji:

2008

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

FPGA
architektura sprzętowa
H.264/AVC
kompresja wideo
hardware architecture
video compression

Opis:

Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.
The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.

Źródło:

Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 480-482
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 71.

Tytuł:

System diagnostyki aktywności ruchowej z zastosowaniem systemu Android
Diagnosis of physical activity system by using Android

Autorzy:

Tutak, J. S.
Wyłupek, A.

Powiązania:

https://bibliotekanauki.pl/articles/136076.pdf

Data publikacji:

2017

Wydawca:

Wyższa Szkoła Techniczno-Ekonomiczna w Szczecinie

Tematy:

diagnostyka
mechatronika
system Android
mechatronics
hardware system
software system
Android
EMG measurements

Opis:

Wstęp i cel: Celem projektu było zbudowanie systemu do diagnozy aktywności ruchowej osób z wykorzystaniem urządzenia wyposażonego w system Android. Przeprowadzona diagnoza nie jest jedynie oparta o wskazania z czujników na pokładzie telefonu. Wraz z nią współpracuje układ odpowiedzialny za pomiar aktywności mięśni. Materiał i metody: Aplikacja dla systemu Android napisana została w języku Java. System uruchamia ją za pomocą maszyny wirtualnej Dalvik. Aplikacja została przygotowana w środowisku Android- Studio przy pomocy powyższego języka. W artykule omówiono sposób działania systemu z uwzględnieniem pomiaru sygnałów EMG z zastosowaniem zewnętrznego urządzenia Neurobit Optima. Wyniki: Wynikiem pracy jest w pełni funkcjonalny prototyp. Przeprowadzono szczegółowe testy potwierdzające poprawność działania opracowanego systemu. Wniosek: Opisany system jest nowatorski z pozytywnymi opiniami przyszłych użytkowników.
Introduction and aim: The article presents the issues of the system to the diagnosis the physical activity of people using the Android-based device. The main goal of the project was to create a system responsible for the measurement of activity the muscles and physical movement parameters. Material and methods: The project has been designed and implemented based on software Android - Studio and Neurobit Optima for EMG measurements. Results: The result of work is fully functional prototype assist device. Conclusion: The method described is innovative with positive test and opinion of future users.

Źródło:

Problemy Nauk Stosowanych; 2017, 6; 163-172
2300-6110

Pojawia się w:

Problemy Nauk Stosowanych

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 72.

Tytuł:

Systemy rozwiązań obiektów przemysłowych jako wzór rozwiązań dla budynków użyteczności publicznej. Część 1. Systemowość rozwiązań obiektów przemysłowych
Systems as solutions of industrial buildings

Autorzy:

Goncikowski, Marcin

Powiązania:

https://bibliotekanauki.pl/articles/1848264.pdf

Data publikacji:

2021

Wydawca:

PWB MEDIA Zdziebłowski

Tematy:

architektura
obiekt przemysłowy
systemowość
hardware system
software system
architecture
industrial building
system

Opis:

Jedną z cech typologicznych architektury współczesnych obiektów przemysłowych jest wielopoziomowa systemowość rozwiązań. Pod tym względem budynki przemysłowe określane są jako zbiór lub system systemów. Systemy współczesnych obiektów przemysłowych można podzielić na hardware systems: systemy fizyczne oraz software systems: systemy logiczne. Wśród systemów fizycznych można wyróżnić: system przegród wewnętrznych, instalacji, obsługi procesów, konstrukcji, wnętrza, elewacji. Wśród systemów logicznych, czyli strategii logicznych złożenia i działania systemów fizycznych: elastyczność, adaptacyjność, modułowość oraz typizację, koordynację i integracyjność, systemy organizacji procesów oraz transportu. Pomiędzy systemami logicznymi współczesnych obiektów przemysłowych charakterystycznie wyróżniają się: adaptacyjność i elastyczność obiektów oraz integracyjność złożonych systemów fizycznych budynków. Silnie obecna jest typizacja i modularność rozwiązań oraz - w różnym stopniu – systemowa prefabrykacja. Budynki przemysłowe charakteryzuje obecność zaawansowanych systemów sterowania, automatyki, łączności sieciowej. Obecne i rozwijane w budynkach przemysłowych rozwiązania systemów fizycznych oraz logicznych – sprzyjające elastyczności i adaptacyjności obiektów, oraz rozwiązania w zakresie koordynacji – integracyjności systemów są wzorem dla obiektów użyteczności publicznej. W zakresie systemów fizycznych budynki użyteczności publicznej czerpią z obiektów przemysłowych rozwiązania systemów konstrukcyjnych, rozwiązania materiałowe, rozwiązania systemów energetycznych, a w przyszłości mogą stać się wzorem zautomatyzowanego budynku połączonego z globalną siecią i internetem rzeczy.
An important feature of the architecture of modern industrial facilities is the characteristic systematic nature. Industrial buildings are referred to as a set or system of systems. Systems of modern industrial facilities can be categorized as: harware systems and software systems. Among hardware systems are: internal partitions, service, utilities, structure, interior, envelope. Software systems are the way the harware systems are combined: flexibility, adaptability, modularity, coordination and integration, process organization systems, transport organization. Among the software systems of modern industrial facilities adaptability and flexibility of objects as well as integration and advanced coordination of complex physical systems of buildings stand out in a characteristic way. Typization and modularity of solutions as well as, to varying degrees, prefabrication are present in a strong way. Industrial buildings are characterized by the presence of control and automation systems. It can be hypothesized that solutions present and developed in industrial buildings favoring the flexibility and adaptability of objects as well as coordination solutions - systems integrity will be a model for other types of facilities, e.g. public use buildings.

Źródło:

Builder; 2021, 25, 7; 90-95
1896-0642

Pojawia się w:

Builder

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 73.

Tytuł:

A Low Power and High Performance Hardware Design for Automatic Epilepsy Seizure Detection

Autorzy:

Rafiammal, S. Syed
Najumnissa, D.
Anuradha, G.
Mohideen, S. Kaja
Jawahar, P. K.
Mutalib, Syed Abdul

Powiązania:

https://bibliotekanauki.pl/articles/963923.pdf

Data publikacji:

2019

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

epilepsy detection
system on chip
implementation
Quadrature Linear Discriminant Analysis
hardware design
seizure detection

Opis:

An application specific integrated design using Quadrature Linear Discriminant Analysis is proposed for automatic detection of normal and epilepsy seizure signals from EEG recordings in epilepsy patients. Five statistical parameters are extracted to form the feature vector for training of the classifier. The statistical parameters are Standardised Moment, Co-efficient of Variance, Range, Root Mean Square Value and Energy. The Intellectual Property Core performs the process of filtering, segmentation, extraction of statistical features and classification of epilepsy seizure and normal signals. The design is implemented in Zynq 7000 Zc706 SoC with average accuracy of 99%, Specificity of 100%, F1 score of 0.99, Sensitivity of 98% and Precision of 100 % with error rate of 0.0013/hr., which is approximately zero false detection.

Źródło:

International Journal of Electronics and Telecommunications; 2019, 65, 4; 707-712
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 74.

Tytuł:

Identifikacija agrobiologicheskogo sostojanija selskokhozjajjstvennykh ugodijj putem izmerenija ehlektroprovodnykh svojjstv gruntovojj sredi
Authentication of agrobiological state of agricultural lands by measuring of properties of ground environment

Autorzy:

Brovariec, A.

Powiązania:

https://bibliotekanauki.pl/articles/77143.pdf

Data publikacji:

2014

Wydawca:

Komisja Motoryzacji i Energetyki Rolnictwa

Tematy:

agricultural land
monitoring
technical system
information system
compensation system
technological progress
special hardware

Źródło:

Motrol. Motoryzacja i Energetyka Rolnictwa; 2014, 16, 3
1730-8658

Pojawia się w:

Motrol. Motoryzacja i Energetyka Rolnictwa

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 75.

Tytuł:

Research and Medical Transcranial Doppler System

Autorzy:

Lewandowski, M.
Walczak, M.
Karwat, P.
Witek, B.
Karłowicz, P.

Powiązania:

https://bibliotekanauki.pl/articles/177389.pdf

Data publikacji:

2016

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

Doppler system
digital signal processing
hardware-software partitioning
field programmable gate array (FPGA)

Opis:

A new ultrasound digital transcranial Doppler system (digiTDS) is introduced. The digiTDS enables diagnosis of intracranial vessels which are rather difficult to penetrate for standard systems. The device can display a color map of flow velocities (in time-depth domain) and a spectrogram of a Doppler signal obtained at particular depth. The system offers a multigate processing which allows to display a numer of spectrograms simultaneously and to reconstruct a flow velocity profile. The digital signal processing in digiTDS is partitioned between hardware and software parts. The hardware part (based on FPGA) executes a signal demodulation and reduces data stream. The software part (PC) performs the Doppler processing and display tasks. The hardware-software partitioning allowed to build a flexible Doppler platform at a relatively low cost. The digiTDS design fulfills all necessary medical standards being a new useful tool in the transcranial field as well as in heart velocimetry research.

Źródło:

Archives of Acoustics; 2016, 41, 4; 773-781
0137-5075

Pojawia się w:

Archives of Acoustics

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 76.

Tytuł:

Estimation of Wide-Lane Hardware Delays for single station in GPS system

Autorzy:

Krasuski, K.

Powiązania:

https://bibliotekanauki.pl/articles/114516.pdf

Data publikacji:

2015

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

GPS
Wide-Lane Hardware Delays
Melbourne-Wübbena linear combination
Local Ionosphere Monitoring System

Opis:

The paper presents study results about determination Wide-Lane Hardware Delays in GPS system. For this purpose GPS data from RYKI reference station were used. Melbourne-Wübbena linear combination were applied for estimation WHD. Computations were executed in SciTEC software, which code source was written in Scilab 5.4.1. Firstly, results from SciTEC software show that WHD are very stable over few days. In this paper 4 experiments are presented. Accuracy of WHD in submitted paper is less than 2 ns. Over few days, magnitude order of mean SWHD is ± 1 ns, what corresponds to 0.3 cycle of wavelength in L6 combination. Difference between maximum and minimum value of SWHD over 6 days is about ± 2.5 ns. RWHD over few days are so very stable, with mean value about 0.154 ns. Standard deviation of daily repeatability RWHD parameter is less than 0.07 ns, what corresponds to 2% of wavelength in L6 combination.

Źródło:

Measurement Automation Monitoring; 2015, 61, 1; 5-8
2450-2855

Pojawia się w:

Measurement Automation Monitoring

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 77.

Tytuł:

Non-rigid registration using hardware-accelerated free-form deformation

Autorzy:

Soza, G.
Bauer, M.
Hastreiter, P.
Nimsky, C.
Greiner, G.

Powiązania:

https://bibliotekanauki.pl/articles/332958.pdf

Data publikacji:

2002

Wydawca:

Uniwersytet Śląski. Wydział Informatyki i Nauki o Materiałach. Instytut Informatyki. Zakład Systemów Komputerowych

Tematy:

przesunięcie mózgu
rejestracja
sprzęt graficzny
brain shift
registration
free-form deformation
graphics hardware

Opis:

In this paper we introduce a new method for non-rigid voxel-based registration of medical images. There exist many applications where an alignment between two image datasets has to be established. Often a registration of a time-shifted medical image sequence with appearing deformation of soft tissue (e.g. pre- and intraoperative data) has to be conducted. Soft tissue deformations are usually highly non-linear. In our approach, for the handling of this phenomenon and for obtaining an optimal non-linear alignment of respective datasets we transform one of them using 3D Bézier functions, which provides some inherent smoothness as well as elasticity. In order to find the optimal transformation, many evaluations of this Bézier function are necessary. In order to make the method more efficient, graphics hardware is extensively used. We applied our non-rigid algorithm successfully to MR brain images in several clinical cases and showed its value.

Źródło:

Journal of Medical Informatics & Technologies; 2002, 3; MI181-188
1642-6037

Pojawia się w:

Journal of Medical Informatics & Technologies

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 78.

Tytuł:

Synthesis and Implementation of Reconfigurable PLC on FPGA Platform

Autorzy:

Milik, A.
Hrynkiewicz, E.

Powiązania:

https://bibliotekanauki.pl/articles/226640.pdf

Data publikacji:

2012

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

PLC
LD
IL
FPGA
high level synthesis
logic synthesis
arithmetic circuits
reconfigurable hardware

Opis:

The paper presents a set of algorithms dedicated for synthesis of reconfigurable logic controllers implemented on FPGA platform and programmed according to IEC1131 and EN61131. The program is compiled to hardware structure with a massive parallel processing. The developed method automatically allocates resources and operations. It controls resource usage and operation timing. Using mixed concept of operation allocation that considers operation timing and forms combinatorial chains of operations number of execution cycles can be reduced. An example of logic functions, PID controller and mixed arithmetic and logic programming examples are considered. Introducing the automatic implementation method allows flexible implementing the control algorithms. The maximal possible parallelism (limited only by the algorithm dependencies and available resources) is introduced.

Źródło:

International Journal of Electronics and Telecommunications; 2012, 58, 1; 85-94
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 79.

Tytuł:

New hardware engine for new operating systems

Autorzy:

Ahmadi, N.
Kaveh, M.

Powiązania:

https://bibliotekanauki.pl/articles/11375.pdf

Data publikacji:

2013

Wydawca:

Przedsiębiorstwo Wydawnictw Naukowych Darwin / Scientific Publishing House DARWIN

Tematy:

hardware engine
new system
operating system
genetic algorithm
chromosome
genetic diversity
problem solution

Opis:

Genetic algorithm is a soft computing method that works on set of solutions. These solutions are called chromosome and the best one is the absolute solution of the problem. The main problem of this algorithm is that after passing through some generations, it may be produced some chromosomes that had been produced in some generations ago that causes reducing the convergence speed. From another respective, most of the genetic algorithms are implemented in software and less works have been done on hardware implementation. Our work implements genetic algorithm in hardware that doesn’t produce chromosome that have been produced in previous generations. In this work, most of genetic operators are implemented without producing iterative chromosomes and genetic diversity is preserved. Genetic diversity causes that not only don’t this algorithm converge to local optimum but also reaching to global optimum. Without any doubts, proposed approach is so faster than software implementations. Evaluation results also show the proposed approach is faster than hardware ones.

Źródło:

International Letters of Natural Sciences; 2013, 05
2300-9675

Pojawia się w:

International Letters of Natural Sciences

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 80.

Tytuł:

Implementation of a hardware trojan chip detector model using arduino microcontroller

Autorzy:

Abdulsalam, Kadeejah
Adebisi, John
Durojaiye, Victor

Powiązania:

https://bibliotekanauki.pl/articles/1956027.pdf

Data publikacji:

2021

Wydawca:

Polskie Towarzystwo Promocji Wiedzy

Tematy:

hardware trojans
chips
logic test
machine learning
microcontroller
trojan sprzętowy
test logiczny
nauczanie maszynowe
mikrokontroler

Opis:

These days, hardware devices and its associated activities are greatly impacted by threats amidst of various technologies. Hardware trojans are malicious modifications made to the circuitry of an integrated circuit, Exploiting such alterations and accessing the level of damage to devices is considered in this work. These trojans, when present in sensitive hardware system deployment, tends to have potential damage and infection to the system. This research builds a hardware trojan detector using machine learning techniques. The work uses a combination of logic testing and power side-channel analysis (SCA) coupled with machine learning for power traces. The model was trained, validated and tested using the acquired data, for 5 epochs. Preliminary logic tests were conducted on target hardware device as well as power SCA. The designed machine learning model was implemented using Arduino microcontroller and result showed that the hardware trojan detector identifies trojan chips with a reliable accuracy. The power consumption readings of the hardware characteristically start at 1035-1040mW and the power time-series data were simulated using DC power measurements mixed with additive white Gaussian noise (AWGN) with different standard deviations. The model achieves accuracy, precision and accurate recall values. Setting the threshold proba-bility for the trojan class less than 0.5 however increases the recall, which is the most important metric for overall accuracy acheivement of over 95 percent after several epochs of training.

Źródło:

Applied Computer Science; 2021, 17, 4; 20-33
1895-3735

Pojawia się w:

Applied Computer Science

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 81.

Tytuł:

A Precise and High Speed Charge-Pump PLL Model Based on SystemC/SystemC-AMS

Autorzy:

Ma, K.
Van Leuken, R.
Vidojkovic, M.
Romme, J.
Rampu, S.
Pflug, H.
Huang, L.
Dolmans, G.

Powiązania:

https://bibliotekanauki.pl/articles/227120.pdf

Data publikacji:

2012

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

SystemC/SystemC-AMS
phase locked loop PLL
radio frequency
mixed-signal modeling
hardware description language

Opis:

The Phase Locked Loop (PLL) has become an important part of electrical systems. When designing a PLL, an efficient and reliable simulation platform for system evaluation is needed. However, the closed loop simulation of a PLL is time consuming. To address this problem, in this paper, a new PLL model containing both digital and analog parts based on SystemC/SystemC-AMS (BETA version) is presented. Many imperfections such as Voltage Control Oscillator (VCO) noise or reference jitter are included in this model. By comparing with the Matlab model, the SystemC/SystemC-AMS model can dramatically reduce simulation time. Also, by comparing with Analog Devices ADI SimPLL simulation results, Cadence simulation results and real measurement results, the accuracy of the SystemC/SystemC-AMS model is demonstrated. The paper shows the feasibility of a unified design environment for mixed-signal modelling based on SystemC/SystemC-AMS in order to reduce the cost and design time of electrical systems.

Źródło:

International Journal of Electronics and Telecommunications; 2012, 58, 3; 225-232
2300-1933

Pojawia się w:

International Journal of Electronics and Telecommunications

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 82.

Tytuł:

Analiza bezpieczeństwa implementacji sprzętowych blokowych algorytmów szyfrowania informacji
Security analyssis of the hardware implementation of the block algorithms for information encryption

Autorzy:

Gawinecki, J.
Bora, P.

Powiązania:

https://bibliotekanauki.pl/articles/209614.pdf

Data publikacji:

2008

Wydawca:

Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego

Tematy:

algorytmy blokowe
kryptoanaliza algorytmów blokowych
implementacja sprzętowa
block algorithms
cryptoanalysis of block algorithms
hardware implementation

Opis:

W artykule przedstawiono skrótowo ataki na implementacje algorytmów blokowych szyfrowania informacji przez analizę ulotu elektromagnetycznego ze szczególnym uwzględnieniem ulotu przewodzonego. Odniesiono się w opisie do ogólnego sformułowania modułu szyfratora z uwzględnieniem rozwiązań zarówno w oparciu o karty procesorowe jak i specjalizowane szyfratory. Na podstawie przedstawionych ataków odniesiono się do bezpieczeństwa i metod zabezpieczeń dla rozwiązań bazujących na ukadach FPGA.
In the paper attacks on implementation of block algorithms for information encryption were briey described. These attacks are based on analysis of electromagnetic emanation especially of conducted emanation. In the description we address to general construction of encryption model and take into account solutions based on smart cards and specialized encryptors as well. On the base of presented attacks we addressed to security and protection methods for solutions based on FPGA circuits.

Źródło:

Biuletyn Wojskowej Akademii Technicznej; 2008, 57, 4; 101-116
1234-5865

Pojawia się w:

Biuletyn Wojskowej Akademii Technicznej

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 83.

Tytuł:

An Enhanced Run-Length Encoding Compression Method for Telemetry Data

Autorzy:

Shan, Y.
Ren, Y.
Zhen, G.
Wang, K.

Powiązania:

https://bibliotekanauki.pl/articles/221755.pdf

Data publikacji:

2017

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

multichannel acquisition system
high compression performance
run-length encoding with error parameter
oversampling
hardware implementation

Opis:

The telemetry data are essential in evaluating the performance of aircraft and diagnosing its failures. This work combines the oversampling technology with the run-length encoding compression algorithm with an error factor to further enhance the compression performance of telemetry data in a multichannel acquisition system. Compression of telemetry data is carried out with the use of FPGAs. In the experiments there are used pulse signals and vibration signals. The proposed method is compared with two existing methods. The experimental results indicate that the compression ratio, precision, and distortion degree of the telemetry data are improved significantly compared with those obtained by the existing methods. The implementation and measurement of the proposed telemetry data compression method show its effectiveness when used in a high-precision high-capacity multichannel acquisition system.

Źródło:

Metrology and Measurement Systems; 2017, 24, 3; 551-562
0860-8229

Pojawia się w:

Metrology and Measurement Systems

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 84.

Tytuł:

Implementacja algorytmów sterowania w układach ASCI/FPGA
Implementation of Control Algorithms in ASIC/FPGA

Autorzy:

Petko, M.

Powiązania:

https://bibliotekanauki.pl/articles/152450.pdf

Data publikacji:

2002

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

implementacja
algorytmy sterowania
sterowanie
układy ASIC/FGPA
prototypowanie
platforma sprzętowa
mechatronika
implementation
prototyping
hardware

Opis:

W artykule przedstawiono problemy związane z prototypowaniem i implementacją algorytmów sterowania, ze szczególnym uwzględnieniem sytuacji, gdy część sprzętowa sterownika oparta jest na układach ASIC/FGPA. Dla takiego przypadku opracowano metodologię implementacji, którą zweryfikowano poprzez zastosowanie do problemu sterowania elastycznym ramieniem robota. Wykazano, że procedura taka realizuje jednocześnie ideę szybkiego prototypowania na docelowej platformie sprzętowej. Przedstawiono szczegóły tej procedury wraz z narzędziami użytymi do jej przeprowadzenia i osiągnięte wyniki.
In the paper problems with prototyping and implementation stages during development of control algorithms are presented with emphasis placed on ASIC/FPGA based hardware platform for controller. For this case, a methodology of implementation is formulated and validated by practical application to the problem of flexible robot arm control. It shown, that the same procedure allows for fulfilment of an idea of fast prototyping on target hardware. Details of the procedure are presented along with the tools used and results obtained during its realization.

Źródło:

Pomiary Automatyka Kontrola; 2002, R. 48, nr 1, 1; 18-21
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 85.

Tytuł:

A Graphical Modelling Editor for STARSoC Design Flow Tool Based on Model Driven Engineering Approach

Autorzy:

Kerkouche, E.
Bourennane, E. B.
Chaoui, A.

Powiązania:

https://bibliotekanauki.pl/articles/953066.pdf

Data publikacji:

2018

Wydawca:

Politechnika Wrocławska. Oficyna Wydawnicza Politechniki Wrocławskiej

Tematy:

embedded systems
hardware-software codesign
STARSoC tool
UML
model driven engineering
Eclipse modelling project

Opis:

Background : Due to the increasing complexity of embedded systems, system designers use higher levels of abstraction in order to model and analyse system performances. STARSoC (Synthesis Tool for Adaptive and Reconfigurable System-on-Chip) is a tool for hardware/software co-design and the synthesis of System-on-Chip (SoC) starting from a high level model using the StreamsC textual language. The process behaviour is described in the C syntax language, whereas the architecture is defined with a small set of annotation directives. Therefore, these specifications bring together a large number of details which increase their complexity. However, graphical modelling is better suited for visualizing system architecture. Objectives : In this paper, the authors propose a graphical modelling editor for STARSoC design tool which allows models to be constructed quickly and legibly. Its intent is to assist designers in building their models in terms of the UML Component-like Diagram, and in the automatic translation of the drawn model into StreamsC specification. Methods : To achieve this goal, the Model-Driven Engineering (MDE) approach and well-known frameworks and tools on the Eclipse platform were employed. Conclusion : Our results indicate that the use of the Model-Driven Engineering (MDE) approach reduces the complexity of embedded system design, and it is sufficiently flexible to incorporate new design needs.

Źródło:

e-Informatica Software Engineering Journal; 2018, 12, 1; 9-26
1897-7979

Pojawia się w:

e-Informatica Software Engineering Journal

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 86.

Tytuł:

Hardware and software of automated system for research in greenhouse production (video monitoring of plant growth inside greenhouse)
Sprzęt i oprogramowanie automatycznego system badawczego w produkcji szklarniowej (wideo-monitorowanie wzrostu roślin wewnątrz szklarni)

Autorzy:

Reshetiuk, V.
Kiktev, M.
Bondarenko, M.

Powiązania:

https://bibliotekanauki.pl/articles/56278.pdf

Data publikacji:

2013

Wydawca:

Szkoła Główna Gospodarstwa Wiejskiego w Warszawie. Wydawnictwo Szkoły Głównej Gospodarstwa Wiejskiego w Warszawie

Tematy:

hardware
software
automated informative system
research strategy
greenhouse production
video monitoring
plant growth
algorithm

Opis:

In this article authors solve the problem of video monitoring by example of plants in a greenhouse of a biological object condition. Algorithm, software and results are presented.
Sprzęt i oprogramowanie automatycznego system badawczego w produkcji szklarniowej (wideo-monitorowanie wzrostu roślin wewnątrz szklarni). W artykule przedstawiono rozwiązania problemu wideo-monitorowania roślin w szklarni w warunkach obiektu biologicznego. Zaprezentowano algorytm, oprogramowanie i wyniki badań

Źródło:

Annals of Warsaw University of Life Sciences - SGGW. Agriculture; 2013, 62 Agric.Forest Eng.
0208-5712

Pojawia się w:

Annals of Warsaw University of Life Sciences - SGGW. Agriculture

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 87.

Tytuł:

A Mobile Mini-Robot Architecture for Research, Education and Popularization of Science

Autorzy:

Pedre, S.
De Cristóforis, P.
Caccavelli, J.
Stoliar, A.

Powiązania:

https://bibliotekanauki.pl/articles/108684.pdf

Data publikacji:

2010

Wydawca:

Społeczna Akademia Nauk w Łodzi

Tematy:

mobile minirobot
reconfigurable hardware architecture
interrupt based software architecture
research and education robot platform

Opis:

Mobile mini-robots are commonly used for research, education and popularization of science. Often, commercially available mini-robots don't quite fit the characteristics needed for a particular task, and are difficult to adapt since they have proprietary software and hardware. Moreover, they are often quite expensive. In this work we present a relatively low-cost, reconfigurable robot equipped with a wide variety of sensors and enough processing power to allow the on-board execution of intelligent algorithms. We present the complete hardware architecture, and a modularized software architecture that makes full use of hardware interruptions and software processes to have a perfectly timed control of the robot. All these characteristics make the new mobile mini robot ExaBot a very malleable, multi task mini-robot.

Źródło:

Journal of Applied Computer Science Methods; 2010, 2 No. 1; 41-59
1689-9636

Pojawia się w:

Journal of Applied Computer Science Methods

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 88.

Tytuł:

Interpretowane sieci Petriego - model formalny w zintegrowanym projektowaniu mikroprpcesorowych systemów sprzętowo-programowych
Interpreted Petri nets as a formal model in hardware/software codesign

Autorzy:

Adamski, M.
Skowroński, Z.

Powiązania:

https://bibliotekanauki.pl/articles/157576.pdf

Data publikacji:

2003

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

sieci Petriego
programowanie zintegrowane
mikroprocesorowe systemy sprzętowo-programowe
Petri nets
formal model in hardware/sofrware codesign

Opis:

Podejście systemowe do projektowania urządzeń o niejednorodnym charakterze wymaga stosowania formalnych metod specyfikacji, syntezy i analizy. Metody i narzędzia projektowe z kolei bazują na formalnym modelu obliczeniowym. Z tego względu dobór właściwego modelu ma fundamentalne znaczenie dla efektywności całego procesu projektowania. W pracy zaproponowano środowisko projektowe dla potrzeb zintegrowanego projektowania, w którym części sprzętowe systemu specyfikowane sa w języku VHDL, część programowa w języku C, a modelem formalnym są interpretowane sieci Petriego. Prezentowane wyniki prac znajdują również zastosowanie w projektowaniu mikrosystemów cyfrowych, zawierających układy FPGA.
In order to model heterogeneous systems some common representation vehicle is needed. The model should have several features, the most important of wchich are : to be well suited both for software and hardware representation, allow for different manipulations (including partitioning) and be able to cope explicitly with parallelism. Interpreted Petri nets can meet all three requirements. The paper analyses the suitability of the petri nets for a representation of heterogeneous systems and outlines some practical aspects of the application of petri nets in modelling such systems.

Źródło:

Pomiary Automatyka Kontrola; 2003, R. 49, nr 2/3, 2/3; 17-20
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 89.

Tytuł:

Znaczenie i funkcje nowych mediów w transferze informacji o produktach terytorialnych. Wybrane aspekty
The role and functions on new media in information transfer abo ut territorial products. Selected aspects

Autorzy:

Babecki, Miłosz

Powiązania:

https://bibliotekanauki.pl/articles/2164912.pdf

Data publikacji:

2013-12-15

Wydawca:

Ostrołęckie Towarzystwo Naukowe

Tematy:

produkt terytorialny
nowe media
funkcje
twarda technologia
miękka technologia
territorial product
new media
functions
hardware
software

Opis:

Transfer informacji o produktach terytorialnych nie jest już możliwy bez nowych mediów, w szczególności zaś ich wirtualnej odmiany eksploatowanej w kreowaniu i rozpowszechnianiu komunikatów o walorach miejsc: wsi, miast, regionów, krajów. Dzięki nowym mediom komunikaty te dostosowane są do cech i potrzeb odbiorców, co skutkuje lepszą rozpoznawalnością terytoriów w świadomości różnych grup zainteresowanych. Analizom wybranych aspektów komunikowania o produktach terytorialnych determinowanego cechami nowych mediów poświęcone jest niniejsze opracowanie.
Information about territorial products can’t circulate nowadays in mediasphere without new media. Crucial for digital communication is more often virtuality. Its visual character and functions: universality, informativeness, hypertextuality, dynamics, and ability to aggregate people had been pointed by holders responsible for scenarios written to ensure better identification and territorial promotion. The paper is devoted to this phenomenon.

Źródło:

Zeszyty Naukowe Ostrołęckiego Towarzystwa Naukowego; 2013, Zeszyt, XXVII; 157-170
0860-9608

Pojawia się w:

Zeszyty Naukowe Ostrołęckiego Towarzystwa Naukowego

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 90.

Tytuł:

Verification of hardware-in-the-loop test bench for evaluating steering wheel angle sensor performance for steer-by-wire system

Autorzy:

Pietruch, Michał
Wetula, Andrzej
Młyniec, Andrzej

Powiązania:

https://bibliotekanauki.pl/articles/2173902.pdf

Data publikacji:

2022

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

steering wheel angle sensor
SAS
steer-by-wire
hardware-in-the-loop
virtual test drives

Opis:

In recent years, the Steer-by-Wire (SBW) technology has been gaining popularity and replacing classical steering systems. It plays the most crucial role in autonomous cars where the vehicle must perform maneuvers on its own without driver’s intervention. One of the key components of this system is the steering wheel angle sensor (SAS). Its reliability and performance may affect driver’s life and health. The purpose of this paper is to show a test system to comprehensively evaluate the performance of the steering wheel angle sensor in the SBW system during real-world maneuvers and show how SAS parameters such as accuracy of angle, angular speed etc. affect car trajectory resulting in hit cones. For this purpose, a test system was built, with the use of virtual test drives based on CarMaker software, CANoe and VTSystem hardware. In order to evaluate its performance, the errors introduced by the system were determined. Additionally, using the realised test system, three commercial steering wheel angle sensors were tested and compared during a virtual test drive. Their errors were determined, as well as their performance in the SBW technology and the consistency of the obtained results with the parameters declared by the manufacturer were verified as well.

Źródło:

Metrology and Measurement Systems; 2022, 29, 4; 639--653
0860-8229

Pojawia się w:

Metrology and Measurement Systems

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 91.

Tytuł:

Hardware and software package for search, detection and first aid means delivery in rough terrain on basis of a three rotor unmanned aerial vehicle
Программный комплекс поиска, обнаружения и доставки средств первой необходимости потерпевшим в условиях неравномерного рельефа местности на базе трироторного беспилотного летательного аппарата
Sprzętowo-programowy kompleks do poszukiwania, wykrywania i dostawy środów pierwszej pomocy poszkodowanym na nierównym terenie na podstawie trzyśmigłowego bezzałogowego aparatu latającego

Autorzy:

Firsov, S.
Plavynska, N.
Rudenko, K.

Powiązania:

https://bibliotekanauki.pl/articles/374033.pdf

Data publikacji:

2014

Wydawca:

Politechnika Śląska. Wydawnictwo Politechniki Śląskiej

Tematy:

hardware and software package
tricopter
unmanned aerial vehicle
multirotor
pakiet programowo-sprzętowy
bezzałogowy obiekt latający

Opis:

The unmanned aerial vehicles are used for dangerous tasks solution. The search and detection of injured in rough terrain is one of them. Thus, vertical take-off unmanned aerial vehicles are of a special interest. A hardware and software package for the task solving is proposed in the article.
Беспилотные летательные аппараты применяют для решения задач, связанныхс риском для здоровья человека. К таковым можно отнести поиск и обнаружение потерпевших в условиях неравномерного рельефа местности. В связис этим, особый интерес представляют собой беспилотные летательные аппараты вертикального взлета и посадки. В статье предложенаппаратно-программный комплекс для решения этой задачи.

Źródło:

Transport Problems; 2014, 9, 2; 69-73
1896-0596
2300-861X

Pojawia się w:

Transport Problems

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 92.

Tytuł:

Hardware Trojans detection in chaos-based cryptography

Autorzy:

Melosik, M.
Sniatala, P.
Marszalek, W.

Powiązania:

https://bibliotekanauki.pl/articles/201990.pdf

Data publikacji:

2017

Wydawca:

Polska Akademia Nauk. Czytelnia Czasopism PAN

Tematy:

chaos-based cryptography
hardware Trojans
0–1 test for chaos
bit generators
kryptografia
trojany
generator

Opis:

The paper deals with the security problems in chaotic-based cryptography. In particular, the 0–1 test for chaos is used to detect hardware Trojans in electronic circuits – generators of chaotic bit sequences. The proposed method of detecting hardware Trojans is based on analyzing the original bit sequences through the 0–1 test yielding a simple result, either a number close to 1, when the examined bit sequence is chaotic, or a number close to 0, when the sequence is non-chaotic. A complementary result is a graph of translation variables qc and pc which form a basis of the 0–1 test. The method does not require any extra corrections and can be applied to relatively short sequences of bits. This makes the method quite attractive as the security problems are dealt with at the chaotic generator level, with no need to apply any extractors of randomness. The method is illustrated by numerical examples of simulated Trojans in chaotic bit generators based on the analog Lindberg circuit as well as a discrete system based on the logistic map.

Źródło:

Bulletin of the Polish Academy of Sciences. Technical Sciences; 2017, 65, 5; 725-732
0239-7528

Pojawia się w:

Bulletin of the Polish Academy of Sciences. Technical Sciences

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 93.

Tytuł:

Application of Hardware-In-the-Loop for virtual power plant
Zastosowanie technologii Hardware-In-the-Loop w projekcie wirtualnej elektrowni

Autorzy:

Barszcz, T.
Mańka, M.

Powiązania:

https://bibliotekanauki.pl/articles/329054.pdf

Data publikacji:

2008

Wydawca:

Polska Akademia Nauk. Polskie Towarzystwo Diagnostyki Technicznej PAN

Tematy:

symulacja
hardware-in-the-loop
elektrownia
symulacja czasu rzeczywistego
simulation
power plant
real-time simulation

Opis:

The following paper presents application of the Hardware In the Loop to the Virtual Power Plant laboratory(VPP), for real time modeling of power generation unit elements. The Virtual Power Plant consists of a group of computers, which model a real power plant unit with the performance close to the real time. Application of HIL enables the laboratory to generate output signals which can be used for testing of monitoring systems or by using exciters for testing of vibration sensors i.e.: accelerometers. The paper presents implementation process of chosen module of VPP on dedicated system for real-time simulation based on DS 1103 board. Next an experimental results are discussed.
W pracy przedstawione zostało zastosowanie technologii Hardware-In-the-Loop (HIL) projekcie Wirtualnej Elektrowni (VPP) do modelowania działania elementów elektrowni w czasie rzeczywistym. Wirtualna Elektrownia składa się z grupy komputerów które modelują działanie rzeczywistej elektrowni z wydajnością bliską czasowi rzeczywistemu. Zastosowanie technologii HIL pozwoli na generowanie w laboratorium sygnałów wyjściowych z VPP które mogą zostać wykorzystane np.: do testowania układów monitorowania bądź też, po zastosowaniu wzbudników, do testowania czujników drgań np.: akcelerometrów. Artykuł przedstawia proces implementacji wybranego modułu VPP na dedykowany układ do przeprowadzania symulacji z rygorem czasu rzeczywistego oparty na karcie DS 1103. Następnie omówione zostały uzyskane wyniki badań eksperymentalnych.

Źródło:

Diagnostyka; 2008, 4(48); 17-20
1641-6414
2449-5220

Pojawia się w:

Diagnostyka

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 94.

Tytuł:

Implementacja algorytmu SOSEMANUK w strukturze FPGA
Hardware implementation of SOSEMANUK stream cipher

Autorzy:

Kaczyński, K.

Powiązania:

https://bibliotekanauki.pl/articles/209754.pdf

Data publikacji:

2011

Wydawca:

Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego

Tematy:

algorytmy strumieniowe
implementacja sprzętowa
kryptoanaliza algorytmów strumieniowych
stream cipher
hardware implementation
cryptoanalysis of stream algorithms

Opis:

W artykule przedstawiono implementację algorytmu SOSEMANUK w strukturze FPGA Altera Stratix II. Przedstawiona została specykacja algorytmu wraz z charakterystyką bezpieczeństwa. Wykonano analizę możliwości implementacji, zajętości zasobów oraz wydajności algorytmu SOSEMANUK w przedstawionej platformie sprzętowej. Wykonane zostało porównanie uzyskanych wyników z algorytmami profilu sprzętowego konkursu eSTREAM oraz z przedstawioną przez twórców implementacją programową.
In the paper implementation of SOSEMANUK stream cipher in FPGA structure Altera Stratix II was described. Specication and security of algorithm was also presented. Analysis of implementation possibility resources usage and efficiency of SOSEMANUK FPGA implementation was made. Paper contains comparison of obtained results with other algorithms implementations of eSTREAM contest hardware profile and with software implementation made by authors of SOSEMANUK.

Źródło:

Biuletyn Wojskowej Akademii Technicznej; 2011, 60, 3; 391-414
1234-5865

Pojawia się w:

Biuletyn Wojskowej Akademii Technicznej

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 95.

Tytuł:

Application of the KUKA KUBE test-bed for the hardware-in-the-loop validation of the space manipulator control system

Autorzy:

Wojtunik, Mateusz
Łuczak, Piotr
Rybus, Tomasz
Granosik, Grzegorz

Powiązania:

https://bibliotekanauki.pl/articles/27314468.pdf

Data publikacji:

2023

Wydawca:

Polska Akademia Nauk. Centrum Badań Kosmicznych PAN

Tematy:

space manipulator
hardware-in-the-loop
experimental validation
control systems
orbital robotics
KUKA industrial robot

Opis:

The on-ground validation of control systems designed for manipulators working in orbit is very difficult due to the necessity of simulating the microgravity environment on Earth. In this paper, we present the possibilities of utilising the KUKA KUBE test-bed with industrial robots to experimentally verify space systems using hardware-in-the-loop tests. The fixed-base KUKA industrial robot is operated in gravitational environment, while the space system model plant is solved in real time parallel to on-ground experiment. The test-bed measurements are the input of the model plant, and the output of the model is treated as an input for the industrial robot actuation. In the performed experiment, the control system based on the Dynamic Jacobian is validated. The desired point that is reached by the manipulator’s endeffector is constant in the simulated environment and moving with respect to the test-bed frame. The position of the space manipulator’s end-effector is calculated by evaluating dynamics of the satellite in real-time model. The results show that the control system applied to the KUKA robot works correctly. The measurements from the torque sensors mounted in KUKA robot’s joints are in accordance with the simulation results. This fact enhances the possibilities of gravity compensation, thus simulating microgravity environment on the test-bed.

Źródło:

Artificial Satellites. Journal of Planetary Geodesy; 2023, 58, Special Issue 1; 231--248
2083-6104

Pojawia się w:

Artificial Satellites. Journal of Planetary Geodesy

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 96.

Tytuł:

Platforma sprzętowa do obliczeń kwantowych
Hardware for quantum computations

Autorzy:

Kuczerski, Tomasz
Mikke, Włodzimierz

Powiązania:

https://bibliotekanauki.pl/articles/2055598.pdf

Data publikacji:

2021

Wydawca:

Wojskowy Instytut Techniczny Uzbrojenia

Tematy:

obliczenia kwantowe
symulacja zjawisk fizycznych
kwantowa platforma sprzętowa
quantum computations
simulation of physical effects
quantum hardware platform

Opis:

Opracowanie zawiera przykładową realizację platformy sprzętowej przeznaczonej do symulacji wybranych elementarnych obliczeń kwantowych. Opisano podstawowe karty zestawu Sinara wraz z oprogramowaniem oraz platformą do eksperymentów z dziedziny fizyki kwantowej oraz obliczeń kwantowych. Przedstawiono przykładowe zastosowania platformy sprzętowej łącznie z instrukcją uruchomienia podstawowych algorytmów kwantowych.
An exemplary hardware platform for simulation of some elementary quantum computations is presented in the paper. Basic cards of Sinara system with software and platform for experiments in domain of quantum physics and computations were described. Some exemplary applications of the hardware platform and instruction for starting up basic quantum algorithms are presented.

Źródło:

Problemy Techniki Uzbrojenia; 2021, 50, 158; 49--63
1230-3801

Pojawia się w:

Problemy Techniki Uzbrojenia

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 97.

Tytuł:

Control software for a reconfigurable control system for a set of testing devices
Oprogramowanie sterujące rekonfigurowalnego systemu sterowania zestawu urządzeń testujących

Autorzy:

Neska, M.
Majcher, A.
Przybylski, J.

Powiązania:

https://bibliotekanauki.pl/articles/258370.pdf

Data publikacji:

2013

Wydawca:

Sieć Badawcza Łukasiewicz - Instytut Technologii Eksploatacji - Państwowy Instytut Badawczy

Tematy:

control system
testing device
hardware structure
procedure
PLC
system sterowania
urządzenie testujące
struktura sprzętowa
procedura
sterownik PLC

Opis:

The article presents the PLC control software for a reconfigurable control system, implemented in a series of testing devices, executing durability tests of electronically secured documents. A general methodology of design of a reconfigurable control system is shown. The objective of tasks undertaken was to develop a structure of the software system, and a method of selection of procedures for a PLC programme, to create a full PLC software for each testing device, and the objective was to develop a structure of the user interface for a series of devices. In the article, apparatus for documenting durability testing, using applications of a developed reconfigurable control system are presented, and an example of the configuration of the control system of one of the devices is discussed.
W artykule przedstawiono oprogramowanie sterujące rekonfigurowalnego systemu sterowania zestawem urządzeń realizujących badania trwałości dokumentów z zabezpieczeniem elektronicznym. Przytoczono ogólną metodykę projektowania rekonfigurowalnego systemu sterowania. Przedstawiono strukturę oprogramowania systemu oraz metodę doboru procedur programu przy tworzeniu pełnego oprogramowania sterownika PLC dla poszczególnych urządzeń testujących. Opisano strukturę interfejsu użytkownika typoszeregu urządzeń. Zaprezentowano urządzenia do badania trwałości dokumentów, w których zastosowano aplikacje opracowanego rekonfigurowalnego systemu sterowania oraz omówiono przykładowy proces konfiguracji systemu sterowania jednego z urządzeń.

Źródło:

Problemy Eksploatacji; 2013, 2; 57-68
1232-9312

Pojawia się w:

Problemy Eksploatacji

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 98.

Tytuł:

Zastosowanie standardu OpenMP do projektowania systemów wbudowanych
Use of OpenMP standard for embedded systems describing

Autorzy:

Wierciński, T.

Powiązania:

https://bibliotekanauki.pl/articles/154061.pdf

Data publikacji:

2009

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

systemy wbudowane
programowanie równoległe
OpenMP
języki opisu sprzętu
SystemC
embedded systems
parallel programming
hardware description languages
VHDL

Opis:

Artykuł prezentuje nowe podejście do projektowania systemów wbudowanych z użyciem języka C z dyrektywami OpenMP. Opisano w nim motywację użycia standardu OpenMP do syntezy sprzętowo-programowej. Przedstawiono proponowane rozwiązanie oraz porównano je z klasycznym projektowaniem systemów sprzętowych. Przedstawiono także konstrukcje równoległe standardu OpenMP, syntezowane do postaci współbieżnych układów cyfrowych. Pokazano przykładowy program w języku OpenMP wraz z jego przekładem do kodu SystemC oraz schemat RTL układu będącego wynikiem syntezy opisanego źródła.
The embedded system is a special-purpose computer that performs one or a few dedicated tasks. It contains hardware and software parts [3]. The paper presents a new approach to embedded system design using C language with OpenMP directives. It is different from classic hardware design (Fig. 1a) because it allows describing both hardware and software using a common language (Fig. 1b). OpenMP is a standard that specifies parallel programs using a shared memory architecture. It is the collection of compiler directives and runtime library functions in C/C++ and Fortran languages [11]. Support for concurrency that corresponds to hardware performance is the main motivation of using OpenMP to embedded system design. OpenMP enables describing chips on high level of abstraction without knowledge about details of its structure. It improves flexibility of the software/hardware migration. OpenMP offers simulation, verification and estimation of the system performance. There is sufficient amount of legacy C libraries which facilitate the task of system modeling. Fig. 2a shows an example of OpenMP code that adds two matrixes A and B using a parallel loop. The systemC program being the results of behavioral synthesis of the example 2a is presented in Fig. 2b. Parallel regions in OpenMP have been transformed to SC_METHODS processes in SystemC. Fig. 3 shows the RTL schematic diagram of the chip synthesized from a code 2b. It contains three blocks proc1, proc2, proc3 that are equivalent to threads in OpenMP program. A schematic diagram of the single block is presented in Fig. 4. The unit consists of an adder, a FDE flip-flop that realizes barrier synchronization and two FDR flip-flops representing signals S and R.

Źródło:

Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 693-695
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 99.

Tytuł:

Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
FPGA implementation of a multiprocessor system performing the RANSAC algorithm

Autorzy:

Fularz, M.
Kraft, M.

Powiązania:

https://bibliotekanauki.pl/articles/155012.pdf

Data publikacji:

2011

Wydawca:

Stowarzyszenie Inżynierów i Techników Mechaników Polskich

Tematy:

układy FPGA
sprzętowa implementacja
systemy wieloprocesorowe
RANSAC
macierz fundamentalna
FPGA devices
hardware implementation
multiprocessor systems
fundamental matrix

Opis:

W artykule opisano programową, wieloprocesorową realizację algorytmu RANSAC, który umożliwia odporną estymację modelu matematycznego z danych pomiarowych zawierających znaczący odsetek wartości odstających (ang. outliers). System został zaimplementowany w układzie FPGA w oparciu o konfigurowalne soft procesory MicroBlaze. W pracy przedstawiono opis algorytmu RANSAC, sposób jego podziału w celu przetwarzania równoległego, a także proces konfiguracji systemu wieloprocesorowego. Zaprezentowano również przyrost prędkości przetwarzania w zależności od liczby zastosowanych rdzeni procesorowych, porównano te wyniki do realizacji na komputerze klasy PC i przedstawiono zużycie zasobów układu FPGA.
The paper describes a multiprocessor system implementing the RANSAC algorithm [3] which enables robust estimation of a fundamental matrix from a set of image keypoint correspondences containing some amount of outliers. The fundamental matrix encodes the relationship between two views of the same scene. The knowledge of the fundamental matrix enables e.g. the reconstruction of the scene structure. The implemented system is based on three MicroBlaze microprocessors [5] (one master, two slaves) and a dedicated hardware coprocessor connected using fast simplex link (FSL) interfaces [6]. The slave microprocessors perform the task of fundamental matrix computation from point correspondences using singular value decomposition - the so called 8-point algorithm [1, 2] (hypothesis generation). The master processor, along with the connected coprocessor, is responsible for dataflow handling and hypothesis testing using the Sampson error formula (7). The hypothesize and test framework used in RANSAC allows for largely independent task execution. The design is a development of a system described in [5]. The block diagram and dataflow diagram of the proposed solution are given in Figs. 1 and 2, respectively. Tabs. 1 and 2 summarize the use of FPGA resources. With a 100 MHz clock, the designed system is capable of processing the data at the speed which is roughly equivalent to that of the Atom N270 microprocessor clocked at 1,2 GHz. The resulting solution will be targeted at applications for which small size, weight and power consumption are critical. The design is also easily scalable - addition of more slave processors will result in additional increase in the processing speed.

Źródło:

Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 914-916
0032-4140

Pojawia się w:

Pomiary Automatyka Kontrola

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce

Skocz do pozycji: 100.

Tytuł:

Secure Docking Station and its protection against hardware attacks
Moduł Secure Docking Station oraz jego ochrona przed atakami sprzętowymi

Autorzy:

Fournaris, A. P.
Fournier, J.
Hein, D.
Reymond, G.

Powiązania:

https://bibliotekanauki.pl/articles/298301.pdf

Data publikacji:

2012

Wydawca:

Uniwersytet Warmińsko-Mazurski w Olsztynie

Tematy:

mechanizm bezpieczeństwa
Secure Docking Module
SDM
atak sprzętowy
hardware
Security Module
Physical attacks
AES
RSA
security counter - measures

Opis:

Security and Trust in communication systems where very sensitive information are exchanged is achieved and retained through hardware means. In the SECRICOM project where seamless, interoperable crisis management communication is required, we have developed a security and trust managements mechanism based on a smart card like hardware structure called Secure Docking Module (SDM). However, given the highly secure and hostile environment (emergency, crisis situation) where the SDM needs to function, this security module can be the subject of many attacks. While cryptanalytic attacks on the SDM security are impossible due to the employed strong cryptographic algorithms, attacks targeting the SDM implementation constitute a pragmatic threat that cannot be neglected. In this paper, we address possible hardware issues of the SDM chip and focus on the Hardware attack protection mechanisms especially on the SDM RSA and AES cryptographic accelerators. We present the research work that was done through the SECRICOM project on the above issues and analyze the basic concept behind the protected RSA-AES structures that complement the SDM architecture. Those hardware structures are fully compatible with the SDM protocols and offer strong protection against hardware power attacks and fault attacks while retaining high performance characteristics.
Bezpieczeństwo i zaufanie w systemach łączności, gdzie są przetwarzane informacje niejawne, jest zapewniane za pomocą rozwiązań sprzętowych. W projekcie SECRIOM, w którym jest wymagana interoperacyjna oraz "bezszwowa" łączność w zarządzaniu kryzysowym, wytworzono mechanizm zapewniania bezpieczeństwa oraz zaufania oparty na rozwiązaniu typu kart inteligentnych - Secure Docking Module (SDM). Biorąc jednak pod uwagę wysoki poziom zagrożenia środowiska łączności w sytuacjach kryzysowych, sam moduł SDM może być przedmiotem wielu ataków. Pomimo że ataki kryptoanalityczne na SDM są niemożliwe ze względu na zastosowane silne algorytmy kryptograficzne, zagrożenie wynikające z ataków na implementację SDM nie powinno być zaniedbywane. W artykule opisano możliwe problemy rozwiązań sprzętowych w chipie SDM oraz wyeksponowano mechanizmy zapobiegania atakom sprzętowym, szczególnie skierowanym na SDM RSA i akceleratory kryptograficzne AES. Zaprezentowano ponadto struktury RSA-AES, które uzupełniają architekturę SDM z punktu widzenia wzmocnienia ochrony. Te struktury sprzętowe są w pełni kompatybilne z protokołami w ramach SDM i oferują silną ochronę przed atakami fizycznymi, jednocześnie nie obniżają wysokich właściwości użytkowych.

Źródło:

Technical Sciences / University of Warmia and Mazury in Olsztyn; 2012, 15(1); 123-138
1505-4675
2083-4527

Pojawia się w:

Technical Sciences / University of Warmia and Mazury in Olsztyn

Dostawca treści:

Biblioteka Nauki

/5

Artykuł

Zmień widok

• na półce