Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Hardware" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Podbaza

Wyrównaj
Wyświetlanie 1-25 z 157
Tytuł:
Hardware Accelerated Simulation of Crest Factor Reduction Block for Mobile Telecommunications
Autorzy:
Nikodem, M.
Kępa, K.
Powiązania:
https://bibliotekanauki.pl/articles/226366.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
crest factor reduction
configurable hardware
hardware acceleration
FPGA
telecommunications
Opis:
This paper reports results of the hardware accelerated simulations of the crest factor reduction (CFR) block which is a common element of the radio signal processing path in base stations for mobile telecommunications. Presented approach increases productivity of radio system architects by shortening the time of model architecture evaluation. This enables unprecedented scale of CFR parameter optimization which requires thousands of simulation runs. We use FPGA device and Xilinx System Generator for DSP technology in order to model CFR block in MATLAB/Simulink environment, implement the accelerator and use it for mixed hardware-software simulation. Reported approach reduces simulation time by 70%, provides straight forward use of fixed-point arithmetic and lowers power consumption by 73% at the cost of constant and relatively low overhead on model development.
Źródło:
International Journal of Electronics and Telecommunications; 2012, 58, 4; 363-368
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Adaptive and Evolvable Hardware and Systems: The State of the Art and the Prospectus for Future Development
Autorzy:
Negoita, M. G.
Sekanina, L.
Stoica, A.
Powiązania:
https://bibliotekanauki.pl/articles/385007.pdf
Data publikacji:
2009
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
Evolvable Hardware (EHW)
evolutionary design
reconfigurable hardware
FieldProgrammable Analogue Arrays (FPAA)
Opis:
This paper is an overview on the Evolvable Hardware (EHW) - the exciting and rapidly expanding industrial application area of the Evolutionary Computing (EC), of the Genetic Algorithms especially. The content of the work has the following structure: the first part includes generalities on industrial applications of EC, and the importance of EHW in this frame; the second part presents the outstanding technological support making possible the implementation of system adaptation in hardware. Different kind of programmable circuits arrays are introduced. The third part tackles the most known EC based methods for EHW implementation; the fourth part deals with some concrete elements of the EHW design, including the current limits in evolutionary design of digital circuits. The last part is focused on some concluding remarks with regard to future perspectives of the area. A list of references used in this work was inserted at the end.
Źródło:
Journal of Automation Mobile Robotics and Intelligent Systems; 2009, 3, 2; 70-75
1897-8649
2080-2145
Pojawia się w:
Journal of Automation Mobile Robotics and Intelligent Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Performance comparison of hardware languages based on Mitrion-C and VHDL case study for CORDIC algorithm
Autorzy:
Budyn, D.
Powiązania:
https://bibliotekanauki.pl/articles/155018.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
języki opisu sprzętu
CORDIC
wydajność sprzętu
Mitrion-C
VHDL
hardware description languages
hardware performance
Opis:
Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 933-935
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modelling of object oriented hardware
Modelowanie obiektowo zorientowanych systemów elektronicznych
Autorzy:
Drabik, P.
Powiązania:
https://bibliotekanauki.pl/articles/154674.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sprzęt
oprogramowanie
obiektowo zorientowane systemy elektroniczne
modelowanie
FPGA
sparametryzowany opis sprzętu
hardware
software
parameterized hardware description
object oriented hardware
modelling
Opis:
The paper introduces novel model for design and management of complex and reconfigurable hardware architectures. The paper discuses researches in the area of hardware programmable systems. Depicted model settles component oriented environment for both hardware modules and software application. Novel software framework model for the environment is described. The purpose of the paper is to present object oriented hardware systems modelling with mentioned features.
Artykuł przedstawia nową metodę projektowania i zarządzania złożonymi, adaptacyjnymi systemami elektronicznymi opartymi na układach rekonfigurowalnych. Zostały omówione główne nurty badań prowadzonych w tej tematyce. W szczególności opisano architekturę "sparametryzowanego opisu sprzętu", który stanowi punkt wyjściowy kreślonej koncepcji modelu systemu. Przedstawiono schematyczną budowę prototypu elementu sprzętu w myśl paradygmatu obiektowo zorientowanego systemu elektronicznego. Pokazano, iż model charakteryzuje zarówno element sprzętowy, jak również środowisko programowania do zarządzania takimi systemami. Środowisko programowania jest oparte na autorskim modelu Graphic-Functional-Components, który został zaproponowany i zaimplementowany przez autora jako model programowania aplikacji w pełni kompatybilnych z architekturami układów sparametryzowanych sprzętowo. Celem publikacji jest określenie modelu budowania obiektowo zorientowanego systemu elektronicznego za pomocą opisanych w niej technik.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 732-734
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
It market in Poland
Autorzy:
Rokicki, T.
Powiązania:
https://bibliotekanauki.pl/articles/94869.pdf
Data publikacji:
2017
Wydawca:
Szkoła Główna Gospodarstwa Wiejskiego w Warszawie. Wydawnictwo Szkoły Głównej Gospodarstwa Wiejskiego w Warszawie
Tematy:
IT market
hardware
software
IT service
Opis:
The paper presents the changes that have taken place in the IT market in Poland. It was examined both the supply side and the demand side of the market. Throughout the IT sector in Poland in 2014 were employed 400 thousand people. This was a market creating the most new jobs in Poland. The value of the IT services market in Poland represented about ⅓ of the total value of the domestic IT market. The largest share in sales of IT products and services in Poland had equipment (53.5%), then services (30%) and finally software (16.5%). From Poland were exported mainly services programmers for foreign customers. It is expected that in the coming years, the largest increase will occur in the case of cloud solutions, and subsequently the data center and outsourcing services. Most sensitive to changes in the economic is IT hardware sector, less software and services.
Źródło:
Information Systems in Management; 2017, 6, 1; 61-69
2084-5537
2544-1728
Pojawia się w:
Information Systems in Management
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of parametric algorithm for asynchronously gathered measurement data based on the FPGA technology
Autorzy:
Janowski, T.
Szworski, K.
Zając, R.
Powiązania:
https://bibliotekanauki.pl/articles/332532.pdf
Data publikacji:
2009
Wydawca:
Polskie Towarzystwo Akustyczne
Tematy:
hardware implementation
FPGA technology
hydroacoustic system
Opis:
The hydroacoustic system based on DOA estimation utilizes passive antenna composed of many hydrophones. The samples of the arriving acoustic signal must be gathered synchronously from each hydrophone. This enables to take advantage of parametric processing signals methods. These methods make possible determination of the amplitude and the phase relationship among particular hydrophones. The newest complex systems made up of many sub modules uses network solutions. In the case of Ethernet network some standards (e.g. Precision Time Protocol) are defined to enable synchronization of the data (samples) gathered from many hydrophones by the clock synchronization. When the antenna consists of few hydrophones then the special concentrator connected point-to-point to hydrophones can be utilized. This article discusses the issue related to PTP as well as concentrator based on FPGA technology, which uses simple UDP protocol. In the case of concentrator the synchronous method of the I/Q detection which not requires synchronous samples acquisition is also presented.
Źródło:
Hydroacoustics; 2009, 12; 83-90
1642-1817
Pojawia się w:
Hydroacoustics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design Protection Using Logic Encryption and Scan-Chain Obfuscation Techniques
Autorzy:
Deepak, V. A.
Priyatharishini, M.
Devi, M. Nirmala
Powiązania:
https://bibliotekanauki.pl/articles/963795.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
hardware security
obfuscation
logic encryption
scan-chain
Opis:
Due to increase in threats posed by offshore foundries, the companies outsourcing IPs are forced to protect their designs from the threats posed by the foundries. Few of the threats are IP piracy, counterfeiting and reverse engineering. To overcome these, logic encryption has been observed to be a leading countermeasure against the threats faced. It introduces extra gates in the design, known as key gates which hide the functionality of the design unless correct keys are fed to them. The scan tests are used by various designs to observe the fault coverage. These scan chains can become vulnerable to side-channel attacks. The potential solution for protection of this vulnerability is obfuscation of the scan output of the scan chain. This involves shuffling the working of the cells in the scan chain when incorrect test key is fed. In this paper, we propose a method to overcome the threats posed to scan design as well as the logic circuit. The efficiency of the secured design is verified on ISCAS’89 circuits and the results prove the security of the proposed method against the threats posed.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 3; 389-396
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of a decision tree classifier for object recognition applications
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/114595.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
decision tree
hardware implementation
FPGA
object recognition
Opis:
Hardware implementation of a widely used decision tree classifier is presented in this paper. The classifier task is to perform image-based object classification. The performance evaluation of the implemented architecture in terms of resource utilization and processing speed are reported. The presented architecture is compact, flexible and highly scalable and compares favorably to software-only solutions in terms of processing speed and power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 379-381
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Urządzenie do bezprzewodowej diagnostyki stanu zdrowia osoby starszej
Wireless health care device for elderly person
Autorzy:
Tutak, J. S.
Szwed, K.
Powiązania:
https://bibliotekanauki.pl/articles/261351.pdf
Data publikacji:
2016
Wydawca:
Politechnika Wrocławska. Wydział Podstawowych Problemów Techniki. Katedra Inżynierii Biomedycznej
Tematy:
telediagnostyka
Arduino
smartfon
telediagnostics
hardware Arduino
smartphone
Opis:
W pracy omówiono projekt oraz prototyp urządzenia do bezprzewodowej diagnostyki stanu zdrowia starszej osoby. Opracowany system daje możliwość badania tętna, temperatury i pomiaru EKG. Urządzenie komunikuje się bezprzewodowo ze smartfonem, na którym wyświetlane są wyniki. W sytuacji nagłego pogorszenia się zdrowia użytkownika, stosowne informacje wysyłane są do służb medycznych. Zaprezentowany system posiada wbudowany moduł biologicznego sprężenia zwrotnego do ćwiczeń w oparciu o zmiany tętna i temperatury.
The system and the prototype device for wireless diagnostic of an elderly people, is presented. This system to measures pulse, temperature and ECG. The main elements of hardware/software, enabling communication with a smartphone, are described. Proposed system includes also a biofeedback module for exercises, basing on changes of pulse and body temperature.
Źródło:
Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna; 2016, 22, 1; 37-43
1234-5563
Pojawia się w:
Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Stanowisko do testowania układów sterowania temperaturą w kabinie lakierniczej w trybie hardware in the loop
The lab for testing the control systems of temperature inside refinishing spray booth using hardware in the loop mode
Autorzy:
Nikończuk, P.
Jaszczak, S.
Powiązania:
https://bibliotekanauki.pl/articles/311351.pdf
Data publikacji:
2016
Wydawca:
Instytut Naukowo-Wydawniczy "SPATIUM"
Tematy:
symulacja hardware in the loop
kabina lakiernicza
MATLAB/Simulink
hardware in the loop simulations
spray booth
Matlab/Simulink
Opis:
Istotnym walorem symulacji hardware in the loop, jest możliwość testowania układu sterowania w układzie czasu rzeczywistego w bezpiecznych warunkach. W testach wykorzystywany jest model obiektu wraz z elementami układu wykonawczego. W artykule przedstawiono metodykę hardware in the loop z odwołaniem do wykorzystywanych narzędzi wspomagających. Zaprezentowano implementację metody dla układu sterowania temperaturą w renowacyjnej kabinie lakierniczej. Omówiono strukturę stanowiska badawczego z wybranymi szczegółami odnośnie integracji sprzętowej i implementacji oprogramowania. Przedstawiono przykładowe przebiegi symulacji układu z zamodelowanymi zakłóceniami.
An important advantage of simulation in mode of hardware in the loop is the ability to test the real control system in the safe, real time environment. The model used for simulations includes all elements of control object. The paper presents an application of the method for refinishing spray booth. Article presents details of the lab structure, hardware integration and software implementation. The sample simulation results are also presented.
Źródło:
Autobusy : technika, eksploatacja, systemy transportowe; 2016, 17, 12; 1244-1247
1509-5878
2450-7725
Pojawia się w:
Autobusy : technika, eksploatacja, systemy transportowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synchronous and asynchronous structural implementation of Łukasiewicz norms in Spartan-6 FPGAs
Autorzy:
Surdej, Ł.
Gniewek, L.
Powiązania:
https://bibliotekanauki.pl/articles/114322.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
fuzzy hardware
fuzzy Łukasiewicz norms
FPGA
Opis:
Fast time to market, high performance and low cost make new FPGAs a competition for dedicated VLSI device in many area. Their array architecture with lots of programmable resources and IO pins is attractive hardware platform for implementation a complex fuzzy systems. The article discusses the realization of fuzzy Łukasiewicz operations in Xilinx Spartan6 FPGAs, which in addition to Zadeh operations, are basic elements in fuzzy systems. Safe behavioral description of these operations that define functionalities independent of the hardware platform are presented. Structural descriptions of both synchronous and asynchronous fuzzy operations are shown, to carry out their primitive level realization and the effective utilization of basic elements of the FPGA structure. As the result the area optimized implementation of Łukasiewicz operations are obtained.
Źródło:
Measurement Automation Monitoring; 2016, 62, 11; 361-366
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Fuzzy Processing Implementation in Dedicated Digital Hardware
Autorzy:
Szecówka, P. M.
Musiał, A.
Powiązania:
https://bibliotekanauki.pl/articles/226691.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
fuzzy
hardware
floating point
VHDL
FPGA
Opis:
The paper presents a concept of digital circuit dedicated for fuzzy processing with numerical inputs and outputs. Partially concurrent and pipelined data flow provides high performance, with relatively low dependence on particular algorithm complexity. Sample design with triangular fuzzy sets, rule strength calculation (minimum approach) and defuzzyfication by weighted sum of fuzzy sets centers was implemented in VHDL, verified and synthesized for FPGA. Floating point arithmetic was applied, including dvision performed by dedicated synchronous machine. All modules were prepared for easy reuse/redesign.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 405-410
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Faster Point Scalar Multiplication on Short Weierstrass Elliptic Curves over Fp using Twisted Hessian Curves over Fp2
Autorzy:
Wroński, M.
Powiązania:
https://bibliotekanauki.pl/articles/308416.pdf
Data publikacji:
2016
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
elliptic curve cryptography
hardware implementation
twisted Hessian curves
Opis:
This article shows how to use fast Fp2 arithmetic and twisted Hessian curves to obtain faster point scalar multiplication on elliptic curve ESW in short Weierstrass form over Fp. It is assumed that p and #ESW(Fp) are different large primes, #E(Fq) denotes number of points on curve E over field Fq and #Et SW (Fp), where Et is twist of E, is divisible by 3. For example this method is suitable for two NIST curves over Fp: NIST P-224 and NIST P-256. The presented solution may be much faster than classic approach. Presented solution should also be resistant for side channel attacks and information about Y coordinate should not be lost (using for example Brier-Joye ladder such information may be lost). If coefficient A in equation of curve ESW : y2 =x3+Ax+B in short Weierstrass curve is not of special form, presented solution is up to 30% faster than classic approach. If A=−3, proposed method may be up to 24% faster.
Źródło:
Journal of Telecommunications and Information Technology; 2016, 3; 98-102
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design and implementation of improved sliding mode controller on 6R manipulator
Autorzy:
Korayem, M. H.
Nekoo, S. R.
Khademi, A.
Abdollahi, F.
Powiązania:
https://bibliotekanauki.pl/articles/280702.pdf
Data publikacji:
2017
Wydawca:
Polskie Towarzystwo Mechaniki Teoretycznej i Stosowanej
Tematy:
improved sliding mode control
chattering
DLCC
hardware implementation
Opis:
In this work, we present an improved sliding mode control (ISMC) technique designed and implemented for control of 6R manipulator. Sliding mode control (SMC) is a well-known nonlinear robust method for controlling systems in the presence of uncertainties and disturbances and systems with complex dynamics as in manipulators. Despite this good property, it is difficult to implement this method for the manipulator with a complex structure and more than three degree-of-freedom because of the complicated and massive equation and chattering phenomenon as a property of SMC in control inputs. Here, the chattering phenomenon is eliminated by using an effective algorithm called ISMC and implemented to 6R manipulator by using a low-cost control board based on an ARM microcontroller with high accuracy and memory. The carrying load is considered as the uncertainty for the manipulator, while the dynamic load carrying capacity (DLCC) is considered as a robot performance criterion showing robustness of the controller. The results of simulations and experiments show that the proposed approach has a good performance and is suitable and practical to be applied for manipulators.
Źródło:
Journal of Theoretical and Applied Mechanics; 2017, 55, 1; 265-280
1429-2955
Pojawia się w:
Journal of Theoretical and Applied Mechanics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Multi camera triggering and synchronization issue : case study
Autorzy:
Hyla, P.
Powiązania:
https://bibliotekanauki.pl/articles/245853.pdf
Data publikacji:
2016
Wydawca:
Instytut Techniczny Wojsk Lotniczych
Tematy:
multi-camera synchronization
GigE
hardware triggering
software triggering
Opis:
The problem of multi-camera system, in which the synchronization was a priority issue, has been raised in the beginning of the 20th century. It was caused by significant growth of application, in which computer vision technology realized in real-time, mode play the major role. Lately multi-camera synchronization problem is related to threedimensional reconstruction. It is estimated that 3D imaging market was worth 16.6 billion USD by 2020 year (in 2015 this market was worth only 4.9 billion USD). This constitute raise at 27.64% calculated as CAGR (Compound Annual Growth Rate) indicator. However, presently there exists many issues disturbing in develop full functional 3D imaging systems wherein robust and mapping accuracy are not related with the system total price. Multi-camera imaging (MCI) technology is a perfect candidate to obtain 3D imaging, moreover the systems contains this type of solution already existed but they possess limitation. First of all, MCI are perfect for reconstruction static objects. This paper describes the common known problem concerning multi-camera system in which correlation between independently taken images from the multiple viewpoints must be extremely high in the time domain. However, some kinds of application do not require perfect snapshot synchronization but time delay must be exactly known. Generally, camera synchronicity issue can be achieved through hardware or software solution. Hardware triggering usually ensures high synchronicity precision and is robust but it is always associated with expensiveness. In turn of software triggering the application architecture in hardware point of view are simpler and inexpensive although they are uncertainty as hardware solution. Additionally, in the paper author's main attention was focused on possibility of synchronization pentadruple cameras system with GigE interface with hardware and software triggering and estimation software solution average time delay in comparison with hardware triggering.
Źródło:
Journal of KONES; 2016, 23, 3; 193-200
1231-4005
2354-0133
Pojawia się w:
Journal of KONES
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of the Hough Techniques for Irregular Colour and Grey-level Pattern Recognition
Autorzy:
Żorski, W.
Żak, A.
Turner, M.
Powiązania:
https://bibliotekanauki.pl/articles/273196.pdf
Data publikacji:
2002
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
Hough transform
computer vision
hardware implementation
irregular patterns
Opis:
This paper presents a hardware implementation of the Hough technique applied to the tasks of irregular colour and grey-level pattern recognition. The presented method is based on the Hough Transform with a parameter space defined by translation, rotation and scaling operations. An essential element of this method is the generalisation of the Hough Transform for grey level and colour images. The technique simplifies the application of the Hough Transform to irregular patterns recognition tasks. The hardware implementation accelerates the calculations considerably and may be used in computer vision systems, for example, in a robotic system.
Źródło:
Biuletyn Instytutu Automatyki i Robotyki; 2002, R. 8, nr 17, 17; 25-43
1427-3578
Pojawia się w:
Biuletyn Instytutu Automatyki i Robotyki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Kosynteza rozproszonych systemów wbudowanych metodą programowania genetycznego
Hardware/software Co-Synthesis of Distributed Embedded Systems Using Genetic Programming
Autorzy:
Deniziak, S.
Górski, A.
Powiązania:
https://bibliotekanauki.pl/articles/156174.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowanie genetyczne
kosynteza
genetic programming
hardware-software codesign
Opis:
W pracy zaprezentowana jest nowa metoda kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazująca na metodzie programowania genetycznego. Przedstawione są propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na drodze ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. W odróżnieniu od tradycyjnego podejścia genetycznego w metodzie programowania genetycznego (DGP) operuje się nie bezpośrednio na cechach rozwiązania (czyli tzw. fenotypach) ale na genotypach odpowiadających za tworzenie rozwiązań o wskazanych cechach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody DGP również w zakresie kosyntezy.
This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples. According to our best knowledge it is the first DGP approach that deals with the hardware-software co-synthesis.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 472-474
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
The AES ciper standard implementation on FPGA for hardware accelerated computing
Autorzy:
Gielata, A.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152602.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Rijndael
AES
implementacja sprzętowa
FPGA
hardware implementation
Opis:
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-software platform for integrated circuit technology learning and design via Internet
Autorzy:
Nelayev, V. V.
Najbuk, M.
Breczko, T.
Powiązania:
https://bibliotekanauki.pl/articles/384638.pdf
Data publikacji:
2011
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
e-learning
internet
CVS
design
hardware
software
Opis:
The module GUI (Graphical User Interface)-SUPREM III for design and training of microelectronic technology via Internet is described. The module is the part of the software-hardware suit intended both for studying principles of design in computer integrated circuit technology, and for simulation/design of a technological route of integrated circuit manufacturing. Program package SUPREM III is the base platform for physical simulation of processes in microelectronics. Modern information technologies (the server Apache, programming languages PHP and PERL, standard GnuPlot program) are utilized for realisation of the described platform. The module is used at Belarusian universities and abroad during lectures and computer training classes as part of disciplines dedicated to design in microelectronics.
Źródło:
Journal of Automation Mobile Robotics and Intelligent Systems; 2011, 5, 4; 27-29
1897-8649
2080-2145
Pojawia się w:
Journal of Automation Mobile Robotics and Intelligent Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
High-performance FPGA Architecture for Data Streams Processing on Example of IPsec Gateway
Autorzy:
Korona, M.
Skowron, K.
Trzepinski, M.
Rawski, M.
Powiązania:
https://bibliotekanauki.pl/articles/227331.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
IPsec
FPGA
hardware implementation
data stream processing
Opis:
In modern digital world, there is a strong demand for efficient data streams processing methods. One of application areas is cybersecurity - IPsec is a suite of protocols that adds security to communication at the IP level. This paper presents principles of high-performance FPGA architecture for data streams processing on example of IPsec gateway implementation. Efficiency of the proposed solution allows to use it in networks with data rates of several Gbit/s.
Źródło:
International Journal of Electronics and Telecommunications; 2018, 64, 3; 351-356
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-in-the-Loop simulation applied to roadheader cutting head speed control system testing
Metoda hardware-in-the-loop w zastosowaniu do badania układu regulacji prędkości kątowej głowic urabiających kombajnu chodnikowego
Autorzy:
Heyduk, A.
Joostberens, J.
Powiązania:
https://bibliotekanauki.pl/articles/1362068.pdf
Data publikacji:
2017
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
roadheader
angular speed control
Hardware-in-the-Loop simulation
kombajn chodnikowy
regulacja prędkości kątowej
hardware-in-the-loop
Opis:
This paper presents a description of the test stand and results of the Hardware-in-the-Loop simulation for the angular speed control system of roadheader cutting heads. The system has been implemented in the LabView package using National Instruments cRIO and cDAQ devices. The system uses a discrete PI controller implemented with a cRIO FPGA module. Some results of simulation tests undernormal operating conditions and in emergency conditions have been presented.
W artykule przedstawiono opis stanowiska badawczego oraz wyniki symulacji metodą Hardware-in-the-Loop przeprowadzonej dla układu regulacji prędkości kątowej głowic urabiających kombajnu chodnikowego. Układ został utworzony w systemie LabView z wykorzystaniem urządzeń cRIO oraz cDAQ. W układzie zastosowano dyskretny regulator typu PI zrealizowany z wykorzystaniem sterownika cRIO. Przedstawiono wyniki badań symulacyjnych w stanach normalnej pracy oraz w stanach awaryjnych.
Źródło:
Mining – Informatics, Automation and Electrical Engineering; 2017, 55, 4; 35-41
2450-7326
2449-6421
Pojawia się w:
Mining – Informatics, Automation and Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
Autorzy:
Cariow, A.
Cariowa, G.
Witczak, M.
Powiązania:
https://bibliotekanauki.pl/articles/114212.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dual quaternion product
fast algorithms
hardware complexity reduction
FPGA
Opis:
This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 370-372
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Hardware-Efficient Structure of Complex Numbers Divider
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114589.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
complex-number divider
hardware complexity reduction
VLSI implementation
Opis:
In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 212-213
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The versatile hardware accelerator framework for sparse vector calculations
Autorzy:
Karwatowski, R.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/114705.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
sparse vectors
cosine similarity
Zynq
hardware accelerator
Opis:
In this paper, we present the advantage of the ability of FPGAs to perform various computationally complex calculations using deep pipelining and parallelism. We propose an architecture that consists of many small stream processing blocks. The designed framework maintains proper data movement and synchronization. The architecture can be easily adapted to be implemented in FPGA devices of a various size and cost - from small SoC devices to high-end PCIe accelerator cards. It is capable to perform a selected operation on a sparse data that are loaded as the stream of vectors. As an example application, we have implemented the cosine similarity measure for the text similarity calculations that uses the TF-IDF weighting scheme. The presented example application calculates the similarity of texts from the set of input documents to documents from the large database. The scheme is used to find the most similar documents. The proposed design can decrease the service time of search queries in computer centers while reducing power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 327-329
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Simple distributed system hardware platform for basic research
Autorzy:
Krzywicki, K.
Andrzejewski, G.
Powiązania:
https://bibliotekanauki.pl/articles/114714.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
distributed systems
embedded systems
simple hardware platform
microcontrollers
Opis:
This paper presents the simple distributed system hardware platform for basic research. It allows to study the different variants and aspects of the data exchange or synchronization methods in distributed systems. Moreover, the platform has the ability to implement distributed embedded systems. The modularity of a system allows for fast reconfiguration of the platform, such as the exchange of end modules. Therefore, it is possible to make quick changes and verify the system operation.
Źródło:
Measurement Automation Monitoring; 2015, 61, 2; 47-50
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-25 z 157

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies