Architektura dekodera wideo MPEG-2 dla wymagań HDTV

Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.

The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.