Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układy programowalne" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Wyrównaj
    Wyświetlanie 1-45 z 45
    Tytuł:
    Użycie wejść specjalizowanych PLD do zwiększenia szybkości działania układów kombinacyjnych
    Use of PLD specialized inputs for increasing operating speed of combinational circuits
    Autorzy:
    Janowski, J.
    Kazberuk, M.
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/153987.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    wejścia dedykowane
    układy programowalne
    dedicated inputs
    PLD
    Opis:
    W pracy przedstawiono badania nad wykorzystaniem wejść specjalizowanych w układach programowalnych (Programmable Logic Devices - PLDs). Opisano sposób wykorzystania ich jako wejścia logiczne. Wejścia dedykowane (dedicated inputs) pozwalają na skrócenie czasu przesyłania sygnału z wejścia na wyście układu. W badaniu użyliśmy 3 klas PLD: SPLD (rodzina CLASSIC), CPLD (rodzina MAX) i FPGA (rodzina FLEX oraz ACEX) firmy Altera. Jako urządzenie do projektowania wykorzystaliśmy oprogramowanie MAX+PLUS II. Po wykonania badań eksperymentalnych, zostały otrzymane następujące wyniki: 1) ręczne przypisanie wyjść sygnałom logicznym, nie zmniejszyło czasu propagacji sygnału w rodzinie CLASSIC, 2) w rodzinach MAX, FLEX, ACEX dla niektórych układów udało się znaleźć wyjścia, które zmniejszają czas rozchodzenia się sygnałów.
    The paper presents a study on the use of specialized inputs in the control system programmable (Programmable Logic Devices - PLDs). It describes how to use them as a logical entry. Dedicated inputs allow to reduce the time of the signal sending from input to output system. In the study we used 3 classes PLD: SPLDs (Family CLASSIC), CPLD (family MAX) and FPGA (FLEX and ACEX family) by Altera. As a device to design used software MAX + PLUS II. After the implementation of experimental studies, were obtained the following results: a) hand signals a logical assignment to output, not decreased the signal propagation time in the family CLASSIC, b) in families, MAX, FLEX, ACEX for some systems, managed to find the exit, which reduce the time propagation signals, c) manual pick feet, in most cases provides much better time results, because the compiler algorithm for MAX + PLUS II, find the optimal solution with some approximation. The results of our study allowed us to achieve even better results, in some cases the shortening of time transfer signal from input to output PLD reaches 50%.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 633-635
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowania układów FPGA w algorytmach wyliczeniowych
    Applications of FPGAS in enumeration algorithms
    Autorzy:
    Haleński, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/234914.pdf
    Data publikacji:
    2012
    Wydawca:
    Wojskowy Instytut Techniczny Uzbrojenia
    Tematy:
    układy programowalne
    przetwarzanie sygnałów
    programmable circuits
    signal processing
    Opis:
    W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz porównanie do mikrokontrolerów na przykładzie wykonywania algorytmu filtracji FIR. Zostały opisane podstawowe bloki przetwarzania sygnałów dostępne w oprogramowaniu Xilinx ISE.
    The paper presents the structure and the operation principles of FPGAs and microcontrollers to compare the algorithms performance on the FIR filter example. The paper describes the basic signal processing blocks available in the Xilinx ISE software.
    Źródło:
    Problemy Techniki Uzbrojenia; 2012, 41, 122; 41-46
    1230-3801
    Pojawia się w:
    Problemy Techniki Uzbrojenia
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Odwracalne układy programowalne
    Reversible programmable circuits
    Autorzy:
    Szyprowski, M.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/156495.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy odwracalne
    układy programowalne
    R-PLA
    RFPGA
    reversible circuits
    programmable circuits
    Opis:
    Pierwsze próby nawiązania w dziedzinie obliczeń odwracalnych do układów programowalnych pojawiły się w roku 2001, kiedy zademonstrowano zalety ich regularnej struktury do implementacji funkcji boolowskich za pomocą odwracalnych bramek logicznych. Od tego czasu zaproponowano kilka rozwiązań odwracalnych układów programowalnych, które nazywane są Reversible-PLA (R-PLA) i Reversible-FPGA (R-FPGA), oraz zajmowano się optymalizacją i testowaniem takich układów. W pracy przedstawiono przegląd tych rozwiązań oraz perspektywy rozwoju tej ważnej dziedziny.
    Reversible computation (i.e. bijective mapping) is an emerging research area. It has applications in many new areas of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. This paper gives an overview of the present advances in the field of reversible programmable logic gate structures. The first part describes an attempt [8] to construct regular structures of Reversible Programmable Logic Arrays (R-PLAs). The second part focuses on construction of Reversible Field Programmable Gate Arrays [15]. Both presented approaches are based on classic Boolean PLA and FPGA design, where each building block has been constructed from reversible gates. The main drawback of the R-PLA and R-FPGA approaches is the fact that they are based on classic Boolean building blocks, which in case of reversible logic require many additional signal lines to keep the circuit reversibility. Recent advances in this area consist in reducing the number of gates, garbage signal lines and overall quantum cost of the structures. When comparing design of such circuits with known reversible circuit synthesis approaches one might expect a real breakdown in terms of the circuit size and cost when R-PLA and R-FPGA structures will be constructed directly from reversible gates without an intermediate step with classic Boolean building blocks.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 644-646
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sterownik monochromatora na bazie układu FPGA
    Autorzy:
    Brabański, R.
    Tomczewski, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/277099.pdf
    Data publikacji:
    2010
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    programowalne układy logiczne
    sterowniki
    Opis:
    Wiele badań eksperymentalnych wymaga wykonania serii pomiarów z jednoczesnym przemieszczaniem elementów układu pomiarowego. Takie pomiary muszą być wykonane szybko, aby parametry badanego układu nie zmieniały się w trakcie ich realizacji. W związku z tym proces ten wymaga automatyzacji.
    Źródło:
    Pomiary Automatyka Robotyka; 2010, 14, 9; 83-85
    1427-9126
    Pojawia się w:
    Pomiary Automatyka Robotyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realizacja algorytmu sekwencyjnego wyznaczania macierzy rozróżnialności zbiorów przybliżonych w układzie FPGA
    Realization of a sequential algorithm related to rough sets methodology in FPGA
    Autorzy:
    Kopczyński, M.
    Grześ, T.
    Stepaniuk, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/158571.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    zbiory przybliżone
    układy programowalne
    FPGA
    rough sets
    programmable logic structures
    Opis:
    W niniejszym artykule przedstawiono implementację sprzętową algorytmu stosowanego w obliczeniach związanych ze zbiorami przybliżonymi służącego do wyznaczania macierzy rozróżnialności. Istniejące dotychczas rozwiązania implementowały algorytm w językach programowania wysokiego poziomu. W wyniku prac badawczych stworzono i opisano w języku VHDL układ kombinacyjny realizujący równoważne obliczenia. Przeprowadzono badania porównawcze pod względem czasu potrzebnego do zakończenia obliczeń. Uzyskane wyniki pokazują ogromne przyspieszenie układu sprzętowego w porównaniu do implementacji programowej.
    In this paper the authors present an example of sequential software algorithm implementation as a hardware unit using VHDL in FPGA programmable logic structure. The converted algorithm is one of the principal operations in the rough sets theory – discernibility matrix calculation. Rough sets methods are used in data analysis, knowledge discovery and datasets attributes downsizing. At present there are no complete hardware implementations of rough sets methods. The existing solutions are only software implementations which need huge amount of time for processing big datasets. The authors created hardware implementation of such an algorithm as a pure combinational unit described in the VHDL language. Software implementation was also created to compare processing times between two solutions. The obtained results show that the usage of a hardware processing unit gives huge acceleration in terms of the time needed to finish creating a discernibility matrix. The FPGA structure utilization focused on LEs (Logical Elements) and pins usage was also examined. The first section of the paper is an introduction to rough sets and FPGA structures. In the second section there are presented the example of entry dataset and the calculated discernibility matrix. This section also includes description of the algorithm for creating a discernibility matrix as well as the proposed hardware solution. The third section presents the experimental results for the processing time and FPGA structure utilization. The last section focuses on conclusions and plans for future research.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 5, 5; 321-324
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza automatów stanów typu Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji
    Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microinstructions
    Autorzy:
    Bukowiec, A.
    Barkalov, A. A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155643.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat stanów
    jednostka sterująca
    układy programowalne
    FSM
    control unit
    FPD
    Opis:
    W referacie została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów zastosowano adresowanie mikroinstrukcji. Adres mikroinstrukcji generowany jest przez układ kombinacyjny automatu, następnie dekoder generuje mikrooperację na podstawie adresu mikroinstrukcji i kodu mikrooperacji, generowanego przez licznik mikrooperacji. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy`ego z kodowaniem klas kompatybilnych mikrooperacji.
    The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a register for microinstruction addresses and a counter for generation of code of microoperation. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 115-117
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza skończonych automatów Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
    Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microoperations
    Autorzy:
    Bukowiec, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/152584.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat stanów
    jednostka sterująca
    układy programowalne
    FSM
    control unit
    FPD
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
    The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 27-29
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
    The XOR oriented logic synthesis
    Autorzy:
    Ławrocki, Ł.
    Czerwiński, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/153989.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    CPLD
    PAL
    XOR
    synteza logiczna
    dekompozycja
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono nową metodę syntezy logicznej przeznaczonej dla matrycowych struktur programowalnych CPLD. Opisywana metoda wykorzystuje elementy znane z rozłącznej dekompozycji Curtisa, jednocześnie pozwalając ukierunkować syntezę logiczną na efektywne wykorzystanie elementu XOR. Wstępne wyniki eksperymentów potwierdzają skuteczność opracowanej metody syntezy logicznej.
    This paper presents XOR-based logic synthesis approach for CPLD devices. A novel decomposition-based logic synthesis is introduced in the paper. The method is based on the Curtis functional decomposition and is developed paying special attention to utilizing XOR gates. As opposed to the Curtis functional decomposition, the number of complements of column patterns in described method is known, and it isn't greater than four. This feature allows carrying out the process of decomposition using only n-1 column patterns, with n occurring in the logical function. Each pattern appears in a logical function, so it is linked to a number of vectors. The process of decomposition should be carried out in such a way, that pattern excluded from the analysis was related to the greatest possible number of vectors. This implies to obtain the best result of decomposition of logic functions. The way of encoding column patterns is also presented in the paper. The described method was compared with the method in the Quartus II. Primary experimental results, carried out using thirteen benchmarks, prove an effectiveness of the method. Ten percentage improvement in performance compared to bests Quartus II methods was achieved. However, the method has few weaknesses and should be treated as a work in progress.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 636-638
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Cyfrowa filtracja sygnałów z wykorzystaniem układów FPGA
    Digital signal filtration using FPGA
    Autorzy:
    Skiwski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156727.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    FPGA
    DSP48
    filtry cyfrowe
    programmable circuits
    digital filters
    Opis:
    W artykule przedstawiono sposoby realizacji filtrów cyfrowych o skończonej odpowiedzi impulsowej z wykorzystaniem dedykowanych bloków w układzie FPGA. Proponowane rozwiązania dają nowe spojrzenie na tą gałąź systemów przetwarzania sygnałów ze względu na możliwość dokonywania filtracji sygnałów nawet w jednym cyklu zegara, co jest nieosiągalne dla systemów opartych na klasycznych procesorach DSP. Zaprezentowane zostało również kilka przykładów konstrukcji filtrów.
    This article shows how to implement the finite impulse response digital filters using dedicated FPGA blocks. This is a new approach to the digital signal processing because single FPGA chips can perform the requested operations much faster than traditional single processor, making them in parallel. The consequence of that fact is the ability to implement the algorithm nearly direct way to the programmable structure, as shown in the Fig. 2 (structure) and Fig. 5 (hardware counterpart). Several filter designs are presented both with full parallel processing and semi-parallel processing. Despite of many advantages in the proposed solution there are also some disadvantages, for example lack of possibility to operate floating-point arithmetic and the difficulty to create high order filters.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 6, 6; 503-506
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Nowe stanowiska dydaktyczne do nauki sterowania cyfrowego z wykorzystaniem układów programowalnych
    New stations for teaching digital controlling using programmable devices
    Autorzy:
    Noga, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/266454.pdf
    Data publikacji:
    2011
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    sterowanie cyfrowe
    układy programowalne
    język VHDL
    programmable logic devices
    digital controlling
    VHDL
    Opis:
    W artykule przedstawiono nowe stanowiska laboratoryjne, które są wykorzystywane w Katedrze Automatyki Okrętowej AM Gdynia do nauki sterowania cyfrowego z wykorzy-staniem układów programowalnych i języka VHDL. Przedstawiono stanowisko z platformą mobilną, modelem domu mieszkalnego, robotem kroczącym, modelem alarmowym skarbca oraz system wprowadzania danych z klawiatury matrycowej. Stanowiska te są obecnie z powodzeniem wykorzystywane w czasie zajęć z techniki cyfrowej do nauki programowania w edytorze graficznym lub tekstowym, w środowisku Quartus, Max Plus Baseline II lub Web Pack.
    This paper presents examples of applications for several models controlled by programmable logic devices (PLDs). During digital logic laboratory sessions students create control systems for models and realize particular assignments with application of PLDs. The purpose of laboratory sessions is to familiarize students with programming in VHDL language and software environments designed for PLD.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2011, 30; 93-96
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    System sterowania cyfrowego DLH z procesorami DSP i układami CPLD/FPGA - nowe moduły jednostek centralnych
    New CPU modules for digital control system DLH based on digital signal processors and programmable logic
    Autorzy:
    Dębowski, L.
    Powiązania:
    https://bibliotekanauki.pl/articles/159208.pdf
    Data publikacji:
    2005
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
    Tematy:
    moduł jednostki centralnej
    system sterowania DLH
    procesor DSP
    układy programowalne CPLD/FPGA
    Opis:
    Przedstawiono architekturę elastycznego systemu sterowania DLH przeznaczonego do współczesnych urządzeń energoelektronicznych i pomiarowych. Omówiono własności nowych generacji procesorów DSP. Przedstawiono nowe rozwiązania szybkich modułów jednostek centralnych z procesorami sygnałowymi i układami programowalnymi CPLD/FPGA. Podano przykłady zastosowań zaproponowanych rozwiązań.
    The paper presents an overview of the flexible digital control system DLH. The system is dedicated for advanced power electronics and industrial measurement applications. The basic features of high-peformance 32-bit digital signal processors are summarized. New designs of fast CPU modules based on DSPs and CPLDs/FPGAs with some application examples of the DLH system are presented.
    Źródło:
    Prace Instytutu Elektrotechniki; 2005, 222; 139-162
    0032-6216
    Pojawia się w:
    Prace Instytutu Elektrotechniki
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Automatyczna implementacja programowo-sprzętowa algorytmów sterowania w układach FPGA
    Automatic software-hardware implementation of control algorithms in FPGA
    Autorzy:
    Petko, M.
    Lubieniecki, M.
    Staworko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156827.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    implementacja sterowania
    architektury sterowników
    układy programowalne
    FPGA
    controller implementation
    controller architectures
    programmable devices
    Opis:
    W artykule przedstawiono procedurę sprzętowo-programowej implementacji algorytmów sterowania w systemie w układach programowalnych opartej na automatycznej generacji kodu części sprzętowej i programowej ze schematu Simulinka. Opracowany generator kodu umożliwia syntezę komponentów sprzętowych, kompilację programu z interfejsami części sprzętowej dla mikroprocesora typu soft-core oraz dokładną symulację zaimplementowanego algorytmu w Simulinku. Metodologia i narzędzie zostały zweryfikowane na przykładzie sterownika robota równoległego.
    The paper presents a procedure of control algorithms hardware-software implementation in a System-on-a-Programmable-Chip based on automatic generation of a code for hardware and software parts and their interfaces from a Simulink model. The developed code generator allows for synthesis of hardware components, compilation of a program with hardware interfaces for the soft-processor and accurate simulation of the implemented algorithm in Simulink. The methodology and tools were verified in a case study of a parallel robot control algorithm. Section 2 contains assumptions for the procedure, Section 3 - its description. Section 4 covers the automation method and describes functions of the code generator software. The automated design flow that includes the code generator is shown in Fig. 2. The code generator products and their use are presented in Fig. 3. The example of the parallel robot controller implementation is given in Section 5. The robot control algorithm scheme in Simulink is presented in Fig. 4. The obtained results show that the differences between the values of the control signal produced in FPGA and those in Simulink (Fig. 5) are smaller than the resolution of the output digital-to-analog converter. It proves that the considered procedure and code generator software correctly transformed the control system from the Simulink scheme. The presented tool enables fast, error free FPGA implementation of control algorithms specified on a high level of abstraction.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 5, 5; 297-300
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wielozadaniowy pojazd sterowany cyfrowo
    Multi-purpose digitally controlled vehicle
    Autorzy:
    Górski, K.
    Noga, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/268317.pdf
    Data publikacji:
    2009
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    pojazd zdalnie sterowany
    układy programowalne
    mikrokontrolery
    remote controlled vehicle
    programmable logic devices
    microcontroller
    Opis:
    W artykule przedstawiono pojazd zdalnie sterowany, który zbudowano w KAO w Gdyni. W pojeździe wykorzystano układ CPLD EMP7128SLC84-15N oraz 2 mikrokontrolery ATMega8-16PV, przy czym CPLD wykorzystano do sterowania silnikami i światłami, natomiast mikrokontroler do obsługi modemów radiowych i dokonywania pomiarów. Pojazd wyposażono w światła, czujnik mierzący temperaturę otoczenia oraz w zbliżeniowy czujnik ultradźwiękowy. Ponadto pojazd zawiera kamerę z nadajnikiem TV.
    The digitally controlled vehicle, which was built in Department of Ship Automation of Gdynia Maritime University, has been presented in this article. The design of the vehicle consists of the integrated circuit type CPLD EMP7128SLC84-15N and two microcontrollers ATMega8-16PV. The CPLD is used for controlling of motors and lights; however, the microcontroller attends the wireless modem and performs measurements. The vehicle is fitted out with lights, a sensor gauging ambient temperature, a camera with a RF transmitter and a proximity ultrasonic detector.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2009, 26; 49-52
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja w układach FPGA operacji eksponenty dla liczb w standardzie IEEE-754 o podwójnej precyzji
    FPGA Implementation of Exponent Function for Double Precision IEEE-754 Standard
    Autorzy:
    Wielgosz, M.
    Jamro, E.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/152817.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    obliczanie funkcji elementarnych
    przyspieszanie obliczeń, układy programowalne
    elementary functions computations
    computing acceleration
    programmable devices
    Opis:
    W artykule przedstawiono implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512´64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksymacje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
    This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 126-128
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Scalony licznik czasu z użyciem stempli czasowych
    An integrated time counter based on time stamps
    Autorzy:
    Szplet, R.
    Perko, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/155597.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    licznik czasu
    metoda stempli czasowych
    układy programowalne
    time counter
    time stamps method
    programmable devices
    Opis:
    W artykule opisane są projekt oraz wyniki badań czterokanałowego licznika czasu zrealizowanego w układzie programowalnym Spartan-6 firmy Xilinx. W liczniku zastosowana została metoda stempli czasowych, w której w wyniku pomiaru uzyskuje się informację o chwilach czasowych pojawienia się impulsów wejściowych na wspólnej skali czasu. Zastosowanie zegara o częstotliwości 500 MHz umożliwiło uzyskanie względnie wysokiej rozdzielczości (2 ns) i precyzji pomiarowej licznika (poniżej 1 ns).
    This paper describes the design and test results of a four-channel time interval counter implemented in a programmable device Spartan-6 (Xilinx). The time stamps method has been applied (Fig. 1). In this method the measurement result delivers no information about the absolute value of the time interval between two input pulses, but carries information about the time moments of appearance of these pulses on a common time scale. This method, contrary to the conventional "start-stop" method, does not require resetting the time counter after each measurement. It eliminates the dead time and enables continuous measurements if a fast enough digital integrated circuit is used. Moreover, a multichannel time counter can be built without necessity to reproduce all blocks of a single-channel counter. It results in savings of the programmable logic resources. The main dis advantage of this method appears in difficulties of implementation. The most important seems to be a synchronization problem (Fig. 4), especially due to use of a high frequency clock signal (500 MHz). The use of such a clock makes it possible to obtain a relatively high resolution (2 ns without interpolation) and precision (less than 1 ns) of the counter. Flexibility of the method allows increasing the resolution and accuracy by using interpolation measurement channels.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 839-841
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Cyfrowe sterowanie z zastosowaniem układów programowalnych
    Digital controlling using programmable devices
    Autorzy:
    Noga, K. M.
    Powiązania:
    https://bibliotekanauki.pl/articles/268760.pdf
    Data publikacji:
    2014
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    układy programowalne
    cyfrowe sterowanie
    język programowania sprzętu VHDL
    programmable logic devices
    digital controlling
    VHDL
    Opis:
    W artykule zostaną przedstawione nowe stanowiska laboratoryjne, które zostały wykonane w Katedrze Automatyki Okrętowej AM Gdynia. Są one wykorzystywane do nauki cyfrowego sterowania z wykorzystaniem układów programowalnych i języka VHDL. Zostanie przedstawiony model windy 3-biegowej, wciągarki, sygnalizacji świetlnej na skrzyżowaniu ulicznym oraz systemu kontroli dostępu z czytnikiem kart zbliżeniowych RFID.
    This paper presents new laboratory models which were build in Department of Ship Automation at Gdynia Maritime University, like the model of 3-running lift, hoisting winch, light signaling on street and the system of the control of access with the reader of cards RFID. There models controlled by programmable logic devices prepared with hardware description languages VHDL.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2014, 40; 73-76
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Możliwości wykorzystania układów programowalnych do przetwarzania obrazów uzyskiwanych z wykorzystaniem promieniowania rentgenowskiego
    Possibilities of using programmable devices to image processing generated with the use of x-rays
    Autorzy:
    Gilewska, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/160207.pdf
    Data publikacji:
    2012
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
    Tematy:
    staw skokowy
    obrazowanie
    układy programowalne
    pomiary
    parametry morfometryczne
    ankle joint
    imaging
    programmable devices
    measurement
    morphometric parameters
    Opis:
    W artykule zostaną przedstawione potrzeby analizy obrazów uzyskiwanych z wykorzystaniem promieniowania rentgenowskiego w wybranym zakresie radiografii cyfrowej stawów skokowych oraz możliwe metody komunikacji układów struktur programowalnych z aparaturą rentgenowską bądź komputerem. Otrzymane obrazy analizowano w zależności od ich parametrów oraz źródeł pochodzenia. Realizowano pomiary parametrów morfometrycznych stawu skokowego. Porównano parametry morfometryczne stawu skokowego w zależności od wieku oraz parametrów przetwarzania.
    The paper will be presented for analysis of images generated with the use of X-rays in the selected digital radiography of ankle joints. It will also set out possible methods of communication of programmable structures with the X-ray apparatus or computer. The acquired images were analyzed according to their parameters, and sources of origin. The author has realized measurements of morphometric parameters of the children's ankle joint. Morphometric parameters of the ankle joint were compared according to age of patients and parameters of image processing.
    Źródło:
    Prace Instytutu Elektrotechniki; 2012, 256; 57-65
    0032-6216
    Pojawia się w:
    Prace Instytutu Elektrotechniki
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Generator ciągów losowych wykorzystujący stany metastabilne zaimplementowany w układzie FPGA firmy Xilinx
    A true random number generator exploiting metastability implemented in Xilinx FPGA
    Autorzy:
    Kubczak, P.
    Jessa, M.
    Matuszewski, Ł.
    Powiązania:
    https://bibliotekanauki.pl/articles/154829.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    metastabilność
    generatory ciągów losowych
    układy programowalne
    kryptografia
    metastability
    random number generators
    field programmable
    gate arrays
    cryptography
    Opis:
    W wysokiej klasy systemach bezpieczeństwa informacji klucze kryptograficzne nie powinny być generowane na zewnątrz systemu, a klucze prywatne, w przeciwieństwie do publicznych, nigdy nie powinny opuścić systemu. Jeśli system bezpieczeństwa jest realizowany w jednym układzie scalonym, klucze powinny być generowane w tym samym układzie. Realizacja generatorów liczb losowych w cyfrowych układach reprogramowalnych jest więc istotnym zagadnieniem. W artykule przedstawiono nową metodę wytwarzania ciągów losowych, opartą o zjawisko metastabilności występujące w układach cyfrowych oraz uwagi na temat sensowności wykorzystania tego fizycznego efektu występującego we współczesnych, powszechnie dostępnych układach cyfrowych.
    The security of cryptographic systems relates mainly to the protection of confidential keys. In high-end information security systems, cryptographic keys should never be generated outside the system and private keys should never leave the system. For the same reason, if the security system is implemented in a single chip (cryptographic system on chip), the keys should be generated inside the same chip. Implementation of random number generators in logic devices, including configurable logic devices, is therefore an important issue. In this paper, we present a new method of generating random digits based on a physical phenomenon occurring in digital circuits. Thus, the proposed generator can be implemented in different Field Programmable Gate Arrays (FPGAs) with other elements of the cryptographic system. If the underlying physical process cannot be controlled, the generator output is unpredictable and/or uncontrollable. The statistical characteristics of TRNGs are closely related to the quality of the entropy source, but also to the randomness extraction method. The statistical quality of the generator was verified with the use of NIST statistical test suite. A discussion of the utility of metastable states for producing random numbers with metastable states in commercially available FPGAs is also presented.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 450-452
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Laboratoryjny system cyfrowy programowany przez Ethernet oparty na magistrali SPI
    Digital laboratory system programmed over the Ethernet based on SPI bus
    Autorzy:
    Noga, Krystyna Maria
    Rabczuk, Dorota
    Powiązania:
    https://bibliotekanauki.pl/articles/267717.pdf
    Data publikacji:
    2019
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    układy cyfrowe
    magistrala SPI
    systemy wbudowane
    układy programowalne
    digital systems
    Serial Peripheral Interface
    SPI
    embedded devices
    remote control
    programmable devices
    Opis:
    W artykule zaprezentowano cyfrowy system laboratoryjny oparty na magistrali SPI z mikrokontrolerem w roli urządzenia Master oraz różnymi urządzeniami Slave podłączonymi do magistrali (cyfrowy termometr, potencjometr, pamięć EEPROM, układ programowalny CPLD). Założeniem projektu jest stworzenie bazy sprzętowo-programistycznej dla rozwojowego systemu zdalnie sterowanego oraz programowanego przez Ethernet. Użytkownik przez stronę internetową ma możliwość wysłania żądania tcp/http dla urządzeń na magistrali SPI, a w odpowiedzi http otrzymuje informacje o stanie urządzeń. System jest przystosowany do zdalnego ładowania nowych wersji programu do pamięci mikrokontrolera po Ethernecie.
    The article presents a laboratory system based on SPI bus with a microcontroller as the Master device and various Slave devices connected to the Master over the SPI bus. The variety of digital devices with SPI interface enables the growth of the project. In the exemplary system several digital devices were used: a thermometer, an EEPROM memory, a potentiometer and a PLD structure. The PLD structure is chosen as Slave device on the bus to take advantage of its typical functionality: ability to perform fast arithmetical calculations. In order to inform of an alarm state the CPLD structure must use an external interrupt line to the microcontroller because Slave device cannot start a communication session over SPI bus. The microcontroller is chosen as Master device because it possesses various external interfaces especially Ethernet interface. The aim of the project is creating a remotely controlled system programmed over the Ethernet which can expand through connecting additional devices on the SPI bus and writing libraries for them. The Ethernet interface is used to load the microcontroller program over the Ethernet which gives the student the ability to remotely load and test the microcontroller software.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2019, 65; 111-114
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Modele sterowane cyfrowo
    Models digitally controlled
    Autorzy:
    Noga, K. M.
    Powiązania:
    https://bibliotekanauki.pl/articles/269043.pdf
    Data publikacji:
    2015
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    cyfrowe sterowanie
    układy programowalne
    mikroprocesory
    język programowania sprzętu VHDL
    digitally controlled
    microprocessor
    programmable logic devices
    language VHDL
    Opis:
    W artykule zostaną przedstawione fizyczne modele przygotowane i oprogramowane, w ramach prac dyplomowych, w Katedrze Automatyki Okrętowej Akademii Morskiej w Gdyni, umożliwiające studentom poznanie zasad projektowania, testowania i implementacji algorytmów cyfrowego sterowania.
    This paper presents examples of application for several models of physical objects controlled by systems based on microprocessors or programmable logic devices (PLD), this is the device to following the sun, the three-wheeled robot (line follower) and the robot under-water ROV (Remotely Operated Vehicle). During laboratory sessions students create control systems and realize particular assignments with application of PLDs or microprocessors.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 46; 81-84
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Procesor kodu do realizacji procedur kalibracyjnych w interpolacyjnym liczniku czasu
    A code processor for realization of calibration procedures in an interpolating time counter
    Autorzy:
    Jachna, Z.
    Szplet, R.
    Kwiatkowski, P.
    Różyc, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/151466.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    przetworniki czasowo-cyfrowe
    interpolacyjny licznik czasu
    programmable device
    time-to-digital converters
    interpolating
    time counter
    Opis:
    W artykule opisano projekt procesora kodu (PK) stanowiącego fragment dwukanałowego precyzyjnego licznika czasu z niezależnymi interpolatorami dwustopniowymi. Projekt został zrealizowany w układzie programowalnym XC6SLX75 (Xilinx). Zadaniem układów PK jest wykonywanie kalibracji linii kodujących, w wyniku której następuje aktualizowanie charakterystyk przetwarzania i w efekcie zwiększenie precyzji pomiarowej licznika. Dzięki sprzętowej implementacji algorytmów kalibracyjnych uzyskuje się skrócenie czasu wykonywania kalibracji, zmniejszenie liczby danych przesyłanych do komputera oraz zmniejszenie złożoności oprogramowania sterującego.
    In the paper there is presented a design of a code processor (PK) as a part of a 2-channel precise time counter with independent 2-stage interpolators. The project was implemented in Spartan-6 (Xilinx) FPGA device. The main task of the PK is calibration of coding lines, resulting in updating transfer characteristics and, as an effect, higher measurement precision of the counter. Thanks to the hardware implementation of calibration algorithms there are achieved: the shorter execution time of calibration procedures, the lower amount of data transferred into the computer and less complex control software. The first simple realization of the PK has been implemented using Spartan-3 device (Xilinx) [8]. This paper presents a new, improved realization of the PK whose characteristic is more suited for the newest counters and those to be invented in the future. The use of VHDL language for description of the PK makes it more susceptible to be adapted. This paper consists of description of the counter with advanced architecture of interpolators [7] , where 10 independent time coding lines where implemented in each measurement channel. The operating principle of the PK is described based on the following scheme: precise description of code density test realization, the way of forming the transfer characteristic and the results calculations.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 438-440
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zajęcia laboratoryjne z techniki cyfrowej w Akademii Morskiej
    Laboratory of the digital technique in Gdynia Maritime University
    Autorzy:
    Noga, K. M.
    Powiązania:
    https://bibliotekanauki.pl/articles/268811.pdf
    Data publikacji:
    2015
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    technika cyfrowa
    układy programowalne
    język programowania sprzętu VHDL
    symulacje
    digital technique
    digital programmable devices
    language VHDL
    simulation
    Opis:
    W artykule zostaną przedstawione przykładowe zagadnienia omawiane na zajęciach laboratoryjnych z Techniki Cyfrowej na Wydziale Elektrycznym Akademii Morskiej w Gdyni dla specjalności Elektrotechnika Okrętowa.
    The article presents some examples of laboratory exercises of Multisim, Max Plus Baseline or Quartus use in teaching digital technique on Electrical Engineering Faculty in Gdynia Maritime University. The use of simulation software in education is one of important training methods.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 46; 85-88
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
    High-speed network port filtering in a hardware Firewall security system
    Autorzy:
    Twardy, M.
    Sułkowski, G.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/151917.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    IT Security Systems
    programmable logic
    hardware description language
    Opis:
    W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
    The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 615-617
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
    Implementation of the Ethernet Firewall security system in FPGA programmable logic
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/152863.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    information security systems
    programmable logic
    hardware description language
    Opis:
    W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
    In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 114-116
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
    Network address filtering in a hardware Firewall security system
    Autorzy:
    Twardy, M.
    Sułkowski, G.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154319.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    IT Security Systems
    programmable logic
    hardware description language
    Opis:
    W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
    The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 479-481
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall
    IEEE 802.3 Ethernet standard implementation in FPGA logic to the needs of the Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/155733.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    information security systems
    programmable logic
    hardware description language
    Opis:
    W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.
    The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 30-32
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152945.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
    The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1375-1377
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wielokanałowy modułowy licznik czasu z użyciem układów programowalnych
    A modular multi-channel time counter using programmable devices
    Autorzy:
    Różyc, K.
    Szplet, R.
    Kwiatkowski, P.
    Sawicki, M.
    Jachna, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/158352.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    przetworniki czasowo-cyfrowe
    licznik czasu
    interpolacja dwustopniowa
    time counter
    programmable device
    time-to-digital converter
    two-stage interpolation
    Opis:
    Przedstawiono budowę, zasadę działania i wyniki badań wielokanałowego modułowego licznika czasu. Umożliwia on równoczesny pomiar relacji czasowych pomiędzy impulsami wejściowymi (START), pochodzącymi z maksymalnie sześciu niezależnych źródeł zegarowych, a wspólnym dla wszystkich kanałów impulsem odniesienia (STOP). Moduły pomiarowe licznika wykonano z użyciem układów programowalnych FPGA Spartan-3 (Xilinx). Licznik charakteryzuje się zakresem pomiarowym do 1 s oraz precyzją pomiarów nie gorszą niż 250 ps.
    We present the design, operation and test results of a modular multichannel time counter built with the use of programmable devices. Its resolution is below 50 ps and the measurement range reaches 1 sec. The design of the counter is shown in Fig. 1. It consists of six independent measurement modules. Each measurement module contains a 2-channel time interval counter (Fig. 2) implemented in a general-purpose reprogrammable device Spartan-3 (Xilinx). To obtain both high precision and wide measurement range, the counting of periods of a reference clock is combined with a two-stage interpolation within a single period of the clock signal [6]. The interpolation involves a four-phase clock in the first interpolation stage [8] and a time delay coding line in the second interpolation stage. The reference clock module contains an integrated digital synthesizer [7], that provides the reference clock signal of 250 MHz for measurement modules, and is driven by an external clock source of 5 MHz or 10 MHz. The standard measurement uncertainty of the time counter was tested (Figs. 3 and 4) carefully and it did not exceed 250 ps in the full measurement range. As the acid test of the time counter, the differences between signals of 1 PPS from the tested clock sources and the reference 1 PPS signal were also verified (Figs. 5 and 6). The modular design makes the multi-channel time counter easy to modify to meet requirements of various applications.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 432-434
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/154725.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
    A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 714-717
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realizacja algorytmów sterowania ruchem drogowym w specjalizowanych sterownikach sprzętowych
    Realization of road traffic control algorithms in specialised hardware controllers
    Autorzy:
    Firląg, K.
    Kawalec, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/154731.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik ruchu drogowego
    algorytmy sterowania ruchem
    specjalizowane sterowniki ruchu
    układy programowalne
    traffic controller
    traffic control algorithms
    dedicated traffic controller
    PLD
    Opis:
    W artykule przedstawiona została metoda projektowania urządzeń sterowania ruchem drogowym w formie sterowników specjalizowanych, realizowanych, jako jednoukładowe urządzenia typu SoC z wykorzystaniem układów FPGA. Metoda wykorzystuje hierarchiczne grafy przejść automatów skończonych FSM oraz modele strukturalne oparte na schematach ideowych. Przedstawiona metoda pozwala zarówno na modelowanie działania sterowników ruchu drogowego jak i realizację sprzętowych sterowników specjalizowanych.
    The paper indicates a key role of local traffic controllers in the system of road traffic control, emphasizing at the same time the increasing requirements for these devices resulting from constantly growing road traffic intensity [1]. The currently applied methods of road traffic control were analysed, focusing on modern methods of adaptive control in which control functions depend on the actual situation at the crossroads [8]. The paper shows the need for realisation of road traffic control devices in the form of specialised controllers realised as single-system devices of SoC type with use of programmable devices. Advantages of such realisation are pointed out.After the analysis of formal specification models of digital controllers, a finite automaton with FSM memory was chosen for realisation of a model controller. Additional extension of the model by hierarchization eliminated the model flatness (Fig. 3). There is presented a method of transition from adaptive traffic control algorithms applied to traffic control engineering (Fig. 1) to a specialised traffic controller model in VHDL language with use of finite automata hierarchical transition graphs (Fig. 5a) and structural models based on schematic diagrams shown in Fig. 6. The described method of realisation of road traffic control devices allows for both modeling of local controller operation and realisation of single-system specialised controllers.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 721-723
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie robota humanoidalnego Robowisdom w dydaktyce techniki cyfrowej
    Use of the humanoid robot Robowisdom in the didactics of the digital technique
    Autorzy:
    Noga, K. M.
    Powiązania:
    https://bibliotekanauki.pl/articles/267419.pdf
    Data publikacji:
    2016
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    technika cyfrowa
    dydaktyka
    robot humanoidalny
    układy programowalne
    FPGA
    język opisu sprzętu VHDL
    digital technique
    didactics
    humanoid robot
    programmable logic
    VHDL
    Opis:
    W artykule zostały przedstawione kilkuletnie doświadczenia wynikające z wykorzystania na zajęciach laboratoryjnych z Techniki Cyfrowej na Wydziale Elektrycznym Akademii Morskiej w Gdyni robotów humanoidalnych Robowisdom. Omówiono budowę robota oraz zasady sterowania. Ponadto przedstawiono przykłady współpracy robota z zestawami dydaktycznymi DE_2, DE_0_Nano oraz platformą Arduino Yun.
    The article presents several years of the operation experiences with the remote - controlled robot Robowisdom in the digital technique laboratory on Electrical Engineering Faculty in Gdynia Maritime University. The building of the robot and the principle of controlling was described. The examples of the co-operation of the robot with didactic platforms DE_2, DE_0_Nano and Arduino Yun were presented too.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2016, 51; 127-130
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6
    Identification of dynamic parameters of fast carry chains and global clock networks in Spartan 6 FPGA devices
    Autorzy:
    Kwiatkowski, P.
    Szymanowski, R.
    Szplet, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155755.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    przetworniki czasowo-cyfrowe
    linie przeniesień arytmetycznych
    globalne linie zegarowe
    programmable device
    time-to-digital converters
    carry chains
    global clock networks
    Opis:
    W artykule przedstawiono analizę parametrów dynamicznych linii szybkich przeniesień arytmetycznych oraz globalnych linii zegarowych w układzie FPGA Spartan-6 firmy Xilinx. Określono opóźnienia sygnału zegarowego oraz impulsu propagującego się w liniach szybkich przeniesień w oparciu o model czasowy układu. Wyniki symulacji zweryfikowano eksperymentalnie. Ponadto, w artykule określono wpływ warunków otoczenia (temperatury i napięcia zasilania) na opóźnienia w układzie.
    This paper presents the analysis of dynamic parameters of fast carry chains and global clock network in Spartan-6 (Xilinx) FPGA devices. The clock signal distribution and the carry chain structure are described in Section 2 (Fig. 1) and in Section 3 (Fig. 3) [1], respectively. Based on the Spartan 6 timing model [2], propagation delays in 32 time coding lines were examined. A relatively large clock skew was observed on the border of some clock regions (Fig. 2). The look ahead carry propagation was also identified. This helped to improve the resolution of coding lines [3] by eliminating death bins. Thanks to the timing model, two different types of coding lines were identified in two kind of SLICEs (Section 3, SLICEL in Fig. 4a and SLICEM in Fig. 4b). The simulation results were compared with the experimental ones obtained from the statistical code density test [4]. The 3-dimensional maps of bin widths (delays) were created to show actual differences between each of 32 coding lines (Fig. 5). The influence of temperature (Fig. 6) and power supply (Fig. 7) on delays in FPGA were also tested based on the behavior of the time coding lines resolution (Section 4). The similar clock network distribution and carry chain structures are also used in the newest FPGAs from Xilinx (Artix, Kintex, Virtex-7). The presented results can be applied to a broad class of programmable devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 757-759
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Scalony licznik czasu z użyciem stempli czasowych i interpolacji dwustopniowej
    An integrated time counter based on timestamps and two-stage interpolation
    Autorzy:
    Kwiatkowski, P.
    Szplet, R.
    Jachna, Z.
    Różyc, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/157252.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    przetworniki czasowo-cyfrowe
    metoda stempli czasowych
    interpolacja dwustopniowa
    programmable device
    time-to-digital converters
    time stamps method
    two-stage interpolation
    Opis:
    W artykule opisano budowę i działanie licznika czasu opartego na metodzie stempli czasowych i dwustopniowej interpolacji. Licznik został zaimplementowany w układzie programowalnym FPGA Kintex-7 firmy Xilinx. Pokazano sposób tworzenia stempli czasowych o wysokiej rozdzielczości oraz opisano problemy projektowe pojawiające się podczas implementacji projektu w układzie FPGA. Opracowany licznik charakteryzuje się wysoką rozdzielczością (< 11,6 ps) i precyzją (< 12 ps) oraz dużą szybkością powtarzania pomiarów (do 12 milionów pomiarów na sekundę). Słowa kluczowe: układy programowalne, przetworniki czasowo-cyfrowe, metoda stempli czasowych, interpolacja dwustopniowa.
    This paper presents an integrated time counter based on timestamps and two-stage interpolation methods implemented in an FPGA programmable device. The timestamps method [2, 3] is useful, among others, in physical experiments and laser ranging systems [2, 4, 5]. To obtain high (picoseconds) resolution, it can be combined with the Nutt interpolation method [1, 6]. The principle of measurement is described in Section 2 and shown in Fig. 1. The time counter contains a period counter, a period counter register and 8 independent channels (Fig. 2, Section 3). Each channel consists of a multiphase clock generator, first and second interpolation stage modules and a channel register. The principle of operation and the way of implementing them in a Kintex-7 FPGA device (Xilinx) [7] are also presented in Section 3. The time counter was examined in terms of resolution and precision for each measurement channel (Section 4). The resolution was evaluated using the statistical code density test [8] and its value was below 12 ps. In Fig. 3 there is shown the time counter precision. In the range up to 1 ms it does not exceed 12 ps. For longer time intervals the precision is worsened by the limited stability of the reference clock. The maximum measurement rate for a single channel was experimentally estimated as 12 million measurements per second. The presented time counter is characterized by high metrological parameters (due to the interpolation method) and wide functionality (due to the time stamps).
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 435-437
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie platform Arduino Uno oraz DE2-115 do sterowania modelami aut
    The use of platforms Arduino Uno and DE2-115 for controlling of the models of cars
    Autorzy:
    Noga, K. M.
    Powiązania:
    https://bibliotekanauki.pl/articles/267625.pdf
    Data publikacji:
    2018
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    technika cyfrowa
    dydaktyka
    cyfrowe sterowanie
    układy programowalne
    FPGA
    język opisu sprzętu VHDL
    digital technique
    didactics
    digital control
    programmable circuits
    VHDL equipment description language
    Opis:
    W artykule przedstawiono nowe stanowisko badawcze i dydaktyczne którym jest zestaw składający się z dwóch odpowiednio zmodernizowanych modeli aut sterowanych radiowo. Zaprojektowane specjalnie na potrzeby laboratorium Techniki Cyfrowej przykładowe cyfrowe sterowanie wykorzystuje platformy DE2-115 oraz Arduino Uno. Modele aut zostały dodatkowo wyposażone w sygnalizację świetlną i dźwiękową oraz po 3 ultradźwiękowe czujniki odległości HC-SR04, które umożliwiają detekcję przeszkody. Modele poruszają się we wspólnej przestrzeni tak, aby unikać kolizji pomiędzy sobą oraz z innymi przeszkodami.
    The article presents a new research and teaching laboratory stand consists a set of two appropriately modernized radiocontrolled models of cars. These models of cars have been additionally equipped with lighting - LEDs, buzzers and three ultrasonic distance sensors HC-SR04, which enable detection of a hindrance. Models move in a common space to avoid collisions between themselves and other hindrances. The exemplary digital controlling using the DE2-115 and Arduino Uno platforms are specially designed for the needs of the Digital Technique laboratory.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2018, 60; 85-90
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projektowanie układów cyfrowych w języku programowania sprzętu VHDL – prezentacja witryny internetowej
    Designing of digital systems in the VHDL hardware description language – presentation of the website
    Autorzy:
    Noga, K. M.
    Motyka, P. S.
    Powiązania:
    https://bibliotekanauki.pl/articles/950180.pdf
    Data publikacji:
    2018
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    technika cyfrowa
    dydaktyka
    układy programowalne
    język VHDL
    Quartus
    edytor tekstowy
    edytor graficzny
    digital technique
    didactics
    programmable logic devices
    language VHDL
    text editor
    graphic editor
    Opis:
    W artykule przedstawiono nową witrynę internetową zrealizowaną w Katedrze Automatyki Okrętowej Akademii Morskiej w Gdyni. Na stronie zostały umieszczone informacje niezbędne do przygotowania własnych projektów układów cyfrowych opracowywanych w edytorze tekstowym i graficznym języka VHDL w środowisku Quartus. Strona zawiera przykłady rozwiązań począwszy od układów prostszych do bardziej zaawansowanych. W każdym z tych projektów przedstawiono przykładowe rozwiązania. Ponadto do każdego projektu, opracowanego przy użyciu obu wymienionych edytorów, zostały dołączone komentarze ułatwiające zrozumienie rozpatrywanych zagadnień.
    The article presents a new website, realized at Department of Ship Automation in Gdynia Maritime University, based on an engineering diploma thesis. The website contains information necessary to prepare own digital circuit designs developed in the text and graphic editor of the VHDL hardware description language in the Quartus environment. There are examples of solutions from simpler to more advanced ones on the website, e.g. an adder implementation, a design of a sequential counter working in accordance with a specific graph, control plotters work, a system detecting a specific combination of input bits, a control system of a cargo lift, and so one. Each project contains a description of an example solution. Furthermore, for each project prepared in both editors, a commentary was added to facilitate understanding of the issues under consideration. The source files of all projects have been placed on the website, which allows students to be run on their own computers.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2018, 60; 91-96
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC
    Xilinx Virtex-4 - based PLC CPUs development platform
    Autorzy:
    Chmiel, M.
    Mocha, J.
    Hrynkiewicz, E.
    Powiązania:
    https://bibliotekanauki.pl/articles/156701.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    programowalny sterownik logiczny PLC
    jednostka centralna
    przetwarzanie współbieżne
    układy programowalne
    FPGA
    programmable logic controller (PLC)
    central processing unit
    concurrent operation
    FPGA-field programmable gate array
    Opis:
    Artykuł prezentuje koncepcję platformy sprzętowo-programowej umożliwiającej testowanie różnych rozwiązań konstrukcyjnych jednostek centralnych sterowników programowalnych. Platforma do testowania jednostek bazuje na układzie FPGA Virtex-4 oraz opracowanym dedykowanym oprogramowaniu narzędziowym, umożliwiającym testowanie oraz badania właściwości opracowywanych jednostek. Przedstawiono wybrane dwuprocesorowe bitowo-bajtowe jednostki spotykane w literaturze, zorientowane na maksymalnie efektywne wykorzystanie obydwu procesorów. Szczególną uwagę zwrócono na szybkość wykonywania programu sterowania oraz funkcjonalność jednostki.
    To develop fast central processing units (CPUs) of programmable logic controllers (PLC) one can employ the architecture with two processors: a bit and a byte processor. The bit processor shall be responsible for processing the bit variables, while the byte processor shall be meant to deal with the byte (word) variables [1, 2, 3, 4, 5, 6]. In case of the double-processor architecture it is extremely important to synchronize operation of data exchange between the processors. The literature references report various synchronization methods [9, 10, 11, 12] that are described in Section 3. Sections 4 and 5 outline the combined hardware and software platform intended to enable testing and comparison between various architectures of CPUs. The presented solution employs a programmable FPGA module from the Virtex-4 family [7, 8], that are described in Section 2. The newly developed software enables compilation of application programs dedicated for the presented architecture. To develop programs for the presented solution the authors used the assembler-type programming language very similar to STL language that is normally applicable to STL controllers from Siemens [13, 14]. The software developed for PC computers make it possible to define new instructions for processors both on hardware and software levels (Fig. 1). The presented solution takes advantage of components that are typical for FPGA modules, such as BockRAM memory units (Fig. 2). The presented platforms enable further research and development efforts intended to design fast CPUs for programmable logic controllers.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 55-57
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Platforma przetwarzania rozproszonego bazująca na sieci NoC
    Distributed processing platform based on NoC network
    Autorzy:
    Łuczak, A.
    Kurc, M.
    Stępniewska, M.
    Wegner, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154056.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwarzanie rozproszone
    układy programowalne
    FPGA
    kompresja obrazu
    AVC
    VC-1
    sieć w układzie
    sieć NoC
    scattered processing
    video compression
    Network on Chip (NoC)
    NoC network
    Opis:
    W artykule zaprezentowano oryginalną platformę przetwarzania rozproszonego wykorzystującą sieć NoC (Network-on-Chip) jako infrastrukturę komunikacyjną. Proponowaną platformę zrealizowano wykorzystując układy FPGA jako elementy na których zaprogramowano interesujące projektanta bloki obliczeniowe. Pokazano cechy takiego systemu oraz zalety przetwarzania rozproszonego realizowanego na wielu niezależnych fizycznie układach ASIC czy FPGA.
    The paper presents an original dissipated processing platform based on Network on Chip as communicative infrastructure. In the introduction the need for using dissipated processing to increase computational power of video compression systems is shown. Features of the dissipated processing system and advantages of its implementing in many physically independent FPGA or ASIC are shown. Several consecutive logical structures of the proposed system, differing in flexibility and implementation efforts, are given. In the third section a novel version of Network on Chip used as a communicative layer in the proposed platform is described. The hierarchic structure of this network and implemented communication modules are described. The proposed platform was built basing on Field Programmable Gate Array (FPGA) as elements on which computational blocks were programmed. Schematic diagram of the proposed system is shown in Fig. 1. The complete platform composed of nine boards with Field Programmable Gate Array (FPGA) is presented in Fig. 5.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 690-692
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Analysis and simulation modeling of programmable circuits using digital potentiometers
    Autorzy:
    Pandiev, I. M
    Powiązania:
    https://bibliotekanauki.pl/articles/398071.pdf
    Data publikacji:
    2014
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    mixed analogue digital integrated circuits
    digital potentiometer
    programmable circuits
    frequency domain analysis
    behavioral modelling
    circuit simulation
    analogowo-cyfrowe układy scalone
    potencjometr cyfrowy
    układy programowalne
    analiza dziedziny częstotliwości
    modelowanie behawioralne
    symulacja obwodu
    Opis:
    In this paper an object of analysis and simulation modeling are the basic programmable circuits using CMOS digital potentiometers or Resistive Digital-to-Analog Converters (RDACs). Based on the analysis and principle of operation an improved SPICE-based behavioral model for RDAC potentiometers is created. The model accurately reflects resolution (wiper steps), nominal end-to-end resistance, wiper resistance, linear and nonlinear increment/decrement of the wiper, common-mode leakage current, operating bandwidth, analog crosstalk, temperature coefficients and noise effects. Model parameters are extracted for the dual RDAC potentiometer AD5235 from Analog Devices as an example. The workability of the proposed simulation model is verified by simulation modeling and experimental testing of sample electronic circuits.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2014, 5, 4; 127-135
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
    Security rules verification mechanism supported by local cache memory for the hardware Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156198.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    firewall
    pamięci podręczne
    potokowość
    przetwarzanie równoległe
    information security systems
    programmable logic
    hardware description language
    firewal
    packet classification algorithms
    cache memory
    pipelining
    parallel processing
    Opis:
    W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
    In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 511-513
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A platform for joint analysis of biosignals ensembles in real-time using FPGA
    Platforma do analizy całości biosygnałów za pomocą FPGA
    Autorzy:
    Mierzejewski, K.
    Véjar, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/261470.pdf
    Data publikacji:
    2016
    Wydawca:
    Politechnika Wrocławska. Wydział Podstawowych Problemów Techniki. Katedra Inżynierii Biomedycznej
    Tematy:
    biosignals
    joint analysis
    mutual information
    DSP
    FPGA
    biosygnały
    zintegrowana analiza
    informacja wzajemna
    Cyfrowe Przetwarzanie Sygnałów
    programowalne układy cyfrowe
    Opis:
    We present the design of a platform for acquisition and digital processing of biosignals. The objective of this platform is to process biosignals in real-time to obtain quantitative indicators for joint analysis of biosignals ensembles. An important indicator of non-linear dependence between signals is the mutual information. The estimation of the mutual information between signals is time- and resource-consuming when using standard software implementations on normal computers. To circumvent the calculation limitations on standard software implementations we use a reconfigurable computing unit of type FPGA, were the calculation of mutual information is specified in hardware.
    Przedstawiamy projekt platformy służącej do pozyskiwania i cyfrowej obróbki biosygnałów. Jej zadaniem jest przetwarzanie biosygnałów w czasie rzeczywistym w celu uzyskania wskaźników ilościowych dla zintegrowanej analizy zespółów biosygnałów. Ważnym wskaźnikiem nieliniowej zależności pomiędzy sygnałami jest informacja wzajemna. Jej oszacowanie pomiędzy sygnałami przy użyciu standardowego oprogramowania na zwykłych komputerach jest mało wydajne i czasochłonne. Aby obejść ograniczenia narzucone przez narzędzia zwykle wykorzystywane w tym celu, zastosowano rekonfigurowalną jednostkę typu FPGA, w której obliczenia informacji wzajemnej są określone.
    Źródło:
    Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna; 2016, 22, 4; 253-260
    1234-5563
    Pojawia się w:
    Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza hierarchicznych struktur automatów mikroprogramowalnych
    Synthesis of hierarchical structures of microprogram automata
    Autorzy:
    Salauyou, V.
    Bułatova, I.
    Powiązania:
    https://bibliotekanauki.pl/articles/156711.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat mikroprogramowalny
    sieć działań
    struktura hierarchiczna
    programowalne układy logiczne
    microprogram automaton
    Algorithmic State Machine (ASM)
    hierarchical structure
    programmable logic devices (PLD)
    Opis:
    Przedstawiono metodę syntezy hierarchicznych struktur automatów mikroprogramowalnych, algorytmy sterowania których opisywane są za pomocą sieci działań. Metoda syntezy umożliwia realizację złożonych układów sterowania w postaci sieci hierarchicznie podporządkowanych automatów. Opracowany został algorytm dekompozycji sieci działań na fragmenty realizowane jako komponenty struktury hierarchicznej. Przeprowadzono badania wpływu parametrów sieci działań na możliwość oraz koszt realizacji struktury hierarchicznej.
    In this paper a method for synthesis of hierarchical structures of microprogram automata specified by the Algoritmic State Machine (ASM) charts [4] is presented. The proposed method enables the synthesis of complex control systems as a network of hierarchically subordinated automata (Fig. 1), each of which can be implemented on a separate PLD device with limited parameters. Two-level hierarchical structure can also be used to implement control algorithms with repeated fragments [6]. In this approach each repeated section is implemented in the structure only once, and is called many times during the algorithm execution. Additionally, a modified hierarchical structure that allows parallel execution of algorithm fragments is proposed (Fig. 4). The algorithm of decomposition of the ASM chart into fragments which are implemented as components of a hierarchical structure was developed. The synthesis algorithm considers limitations on the fragments size and minimizes the number of links between the different automata. The conditions the expediency of ASM decomposition into fragments to be implemented in a separate automata of the hierarchical structure are taken into consideration, too. A prerequisite for implementation of the method is decomposition of the ASM to fragments having only one input and one output, which is not always possible to fulfill. The experimental results show how the possibility of realization and the cost of implementation of the microprogram automata hierarchical structures depend on the parameters of the ASM charts.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 599-601
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/929833.pdf
    Data publikacji:
    2007
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Moore finite-state machine
    complex programmable logic devices
    design
    logic circuit
    pseudoequivalent states
    automat Moore'a
    złożone programowalne układy logiczne
    układ logiczny
    stan pseudorównoważny
    Opis:
    Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2007, 17, 4; 565-575
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Design of pseudo-equivalent microprogram automata on programmable logic devices
    Projektowanie pseudoekwiwalentnych automatów mikroprogramowalnych na układach PLD
    Autorzy:
    Bułatowa, I.
    Radziwoniuk, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/341119.pdf
    Data publikacji:
    2011
    Wydawca:
    Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
    Tematy:
    automat mikroprogramowalny
    automat pseudoekwiwalentny
    programowalne układy logiczne
    sieć działań
    dodatkowe stany wewnętrzne
    microprogram automaton
    algorithmic state machine
    pseudoequivalent automaton
    additional internal states
    programmable logic devices
    Opis:
    Metody syntezy automatów mikroprogramowalnych oparte na wprowadzeniu dodatkowych stanów wewnętrznych prowadzą do otrzymania automatów pseudoekwiwalentnych. Sekwencja słów wyjściowych takich automatów naruszana jest pojawieniem się zerowych słów wyjściowych w stanach dodatkowych, co nie zawsze jest dopuszczalne w zastosowaniach praktycznych. W artykule została przedstawiona nowa metoda syntezy automatów mikroprogramowalnych, która pozwala przekształcić automat pseudoekwiwalentny na postać ekwiwalentną. Zaproponowana została zmodyfikowana struktura automatu mikroprogramowalnego, w której zmiana sygnałów wyjściowych jest możliwa wyłącznie w stanach podstawowych, tym samym eliminuje się słowa zerowe na wyjściach automatu. Badania eksperymentalne pokazały, że złożoność realizacji zaproponowanej struktury na układach programowalnych wzrasta w nieznacznym stopniu, natomiast takie podejście pozwala znacznie rozszerzył obszar zastosowania metod syntezy automatów mikroprogramowalnych opartych na wprowadzeniu dodatkowych stanów wewnętrznych.
    In this paper, a new method of synthesis of microprogram automata from ASM specification is presented. This method allows converting pseudo-equivalent automaton to an equivalent one by eliminating the zero-value output sets appearing in additional internal states. The proposed method is based on a modified model of microprogram automaton, which permits changing the output signals only in the basic internal states, thereby eliminating the zero-value sets of output signals generated in additional states of pseudo-equivalent automata. This allows removing the adverse effects of introducing additional states and provides a wider application of numerous methods for the synthesis of pseudo-equivalent microprogram automata. The experimental results show that the cost of realization of the proposed structure in programmable logic devices increases insignificantly, but then it leads to extend the field of application synthesis methods based on the introduction of additional internal states.
    Źródło:
    Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2011, 7; 17-29
    1644-0331
    Pojawia się w:
    Zeszyty Naukowe Politechniki Białostockiej. Informatyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA
    A method of hardware implementation of LD programs in FPGA devices
    Autorzy:
    Mocha, J.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/156387.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    programowalne sterowniki logiczne
    PLC
    język schematów drabinkowych
    LD
    układy logiki programowalnej
    FPGA
    programmable logic controller (PLC)
    ladder diagram
    programmable logic device
    PLD
    Opis:
    W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.
    The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 88-92
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Nowatorskie zastosowanie sieci BACnet. Integracja systemów przeciwpożarowych, oświetleniowych oraz wypożyczalni rowerów przy użyciu sterownika swobodnie programowalnego PLC
    Cutting edge application of BACnet network. Integrating self-service bike rental, fire protection and lighting systems with freely programmable PLC
    Autorzy:
    Wdowikowski, K.
    Dworzecki, R.
    Simiński, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/972713.pdf
    Data publikacji:
    2017
    Wydawca:
    Wydawnictwo Druk-Art
    Tematy:
    sterowniki swobodnie programowalne PLC
    samoobsługowa wypożyczalnia rowerów
    oświetlenie
    ochrona przeciwpożarowa
    układy klimatyzacyjno-wentylacyjne
    PLC (programmable controllers)
    self-service bike rental
    lighting
    fire protection
    air conditioning and ventilation systems
    Opis:
    Rozpowszechnienie systemów automatyki i sterowania oraz świadomość społeczna szerokiego spektrum jej zastosowania ukształtowały popyt na kompleksowe systemy sterowania o wysokiej uniwersalności, energooszczędności i optymalnym działaniu. Brak rozwiązania rynkowego spełniającego wszystkie kryteria skłonił nas do opracowania sterownika swobodnie programowalnego, który oprócz zarządzania systemami klimatyzacyjno-wentylacyjnymi, ciepłownictwem, systemami oświetlenia, systemami ochrony przeciwpożarowej, obsługi paneli HMI oraz programowalnych termostatów zarządza z powodzeniem również systemem wypożyczalni rowerów. Systemy przeciwpożarowe oparte na sterownikach PLC, pracujących w patentowanej sieci BACnet RING, zwiększają bezpieczeństwo poprzez zabezpieczenie przepływu informacji pomiędzy urządzeniami oraz gwarantowaną informację dotyczącą stanu rzeczywistego kontrolowanych klap przeciwpożarowych, stanu urządzenia nadzorującego, stanu zasilania oraz poprawności wykonania scenariusza pożarowego. Samoobsługowe wypożyczalnie rowerów wykorzystują trzy rodzaje zasilania stacji sterującej, w tym dwóch odnawialnych: energii solarnej oraz energii mechanicznej. Alternatywne pozyskiwanie energii elektrycznej chroni środowisko naturalne oraz zmniejsza koszty eksplantacji systemów wypożyczalni rowerów (SWR). Systemy sterowania oświetleniem pozwalają na wdrożenie inteligentnego zarządzania urządzeniami emitującymi energię świetlną o zróżnicowanym natężeniu. Niskie koszty rozwiązania oraz szybka rozbudowa i montaż pozwalają na aplikację systemów zarówno w małych/średnich, jak i dużych mieszkaniach lub budynkach mieszkalnych. Sterowniki swobodnie programowalne firmy EL-Piast – dzięki uniwersalności, innowacyjności oraz stabilności – pozwalają na kierowanie procesami automatyzacji nawet w nietypowych zastosowaniach. Wykorzystanie opisanych rozwiązań przy zwiększeniu bezpieczeństwa i niezawodności zmniejsza koszty eksplantacji oraz poprawia ergonomię użytkowania. Intuicyjność programowania, gotowe elementy składowe systemów, łatwość montażu, innowacyjne algorytmy sterowania oraz pozyskiwania odnawialnych źródeł energii świadczą o bardzo wysokim poziomie rozwiązań niedostępnych na rynku w takiej formie.
    The widespread use of automation and control systems and public awareness across a wide range of applications has shaped the demand for comprehensive control systems with high versatility, energy efficiency and optimum performance. The lack of a market solution that meets all the criteria has prompted us to develop a freely programmable controller, which in addition to the management of air conditioning and ventilation systems, heating systems, lighting systems, fire protection systems, HMI panels and programmable thermostats, also manager a bicycle rental system. Fire protection systems based on PLCs operating in the BACnet RING patented network increase security by securing the flow of information between devices and guaranteed information on the state of the real-time fire dampers, the status of the monitoring device, the power status and the correctness of the fire scenario. Self-service bike rentals use three types of power station control, including two renewable solar energy and mechanical energy. Alternative energy generation protects the environment and the colder costs of exploring bike rental systems (SWRs). The lighting control system enables the intelligent management of light-emitting devices of varying intensity. The low cost of the solution and rapid expansion and assembly allow for the application of systems in small/medium or large flats or residential buildings. El-Piast freely programmable controllers, thanks to their versatility, innovation and stability, allow you to drive automation even in non-standard applications. Utilizing the described solutions to increase safety and reliability reduces the cost of exploration and improves the ergonomics of use. Intuitive programming, ready-made components, easy assembly, innovative control algorithms, and renewable energy sources provide a very high level of market-based solutions in this form.
    Źródło:
    Napędy i Sterowanie; 2017, 19, 11; 26-33
    1507-7764
    Pojawia się w:
    Napędy i Sterowanie
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-45 z 45

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies