Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układy programowalne" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Wyrównaj
Wyświetlanie 1-25 z 45
Tytuł:
Użycie wejść specjalizowanych PLD do zwiększenia szybkości działania układów kombinacyjnych
Use of PLD specialized inputs for increasing operating speed of combinational circuits
Autorzy:
Janowski, J.
Kazberuk, M.
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/153987.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
wejścia dedykowane
układy programowalne
dedicated inputs
PLD
Opis:
W pracy przedstawiono badania nad wykorzystaniem wejść specjalizowanych w układach programowalnych (Programmable Logic Devices - PLDs). Opisano sposób wykorzystania ich jako wejścia logiczne. Wejścia dedykowane (dedicated inputs) pozwalają na skrócenie czasu przesyłania sygnału z wejścia na wyście układu. W badaniu użyliśmy 3 klas PLD: SPLD (rodzina CLASSIC), CPLD (rodzina MAX) i FPGA (rodzina FLEX oraz ACEX) firmy Altera. Jako urządzenie do projektowania wykorzystaliśmy oprogramowanie MAX+PLUS II. Po wykonania badań eksperymentalnych, zostały otrzymane następujące wyniki: 1) ręczne przypisanie wyjść sygnałom logicznym, nie zmniejszyło czasu propagacji sygnału w rodzinie CLASSIC, 2) w rodzinach MAX, FLEX, ACEX dla niektórych układów udało się znaleźć wyjścia, które zmniejszają czas rozchodzenia się sygnałów.
The paper presents a study on the use of specialized inputs in the control system programmable (Programmable Logic Devices - PLDs). It describes how to use them as a logical entry. Dedicated inputs allow to reduce the time of the signal sending from input to output system. In the study we used 3 classes PLD: SPLDs (Family CLASSIC), CPLD (family MAX) and FPGA (FLEX and ACEX family) by Altera. As a device to design used software MAX + PLUS II. After the implementation of experimental studies, were obtained the following results: a) hand signals a logical assignment to output, not decreased the signal propagation time in the family CLASSIC, b) in families, MAX, FLEX, ACEX for some systems, managed to find the exit, which reduce the time propagation signals, c) manual pick feet, in most cases provides much better time results, because the compiler algorithm for MAX + PLUS II, find the optimal solution with some approximation. The results of our study allowed us to achieve even better results, in some cases the shortening of time transfer signal from input to output PLD reaches 50%.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 633-635
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowania układów FPGA w algorytmach wyliczeniowych
Applications of FPGAS in enumeration algorithms
Autorzy:
Haleński, M.
Powiązania:
https://bibliotekanauki.pl/articles/234914.pdf
Data publikacji:
2012
Wydawca:
Wojskowy Instytut Techniczny Uzbrojenia
Tematy:
układy programowalne
przetwarzanie sygnałów
programmable circuits
signal processing
Opis:
W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz porównanie do mikrokontrolerów na przykładzie wykonywania algorytmu filtracji FIR. Zostały opisane podstawowe bloki przetwarzania sygnałów dostępne w oprogramowaniu Xilinx ISE.
The paper presents the structure and the operation principles of FPGAs and microcontrollers to compare the algorithms performance on the FIR filter example. The paper describes the basic signal processing blocks available in the Xilinx ISE software.
Źródło:
Problemy Techniki Uzbrojenia; 2012, 41, 122; 41-46
1230-3801
Pojawia się w:
Problemy Techniki Uzbrojenia
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Odwracalne układy programowalne
Reversible programmable circuits
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/156495.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy odwracalne
układy programowalne
R-PLA
RFPGA
reversible circuits
programmable circuits
Opis:
Pierwsze próby nawiązania w dziedzinie obliczeń odwracalnych do układów programowalnych pojawiły się w roku 2001, kiedy zademonstrowano zalety ich regularnej struktury do implementacji funkcji boolowskich za pomocą odwracalnych bramek logicznych. Od tego czasu zaproponowano kilka rozwiązań odwracalnych układów programowalnych, które nazywane są Reversible-PLA (R-PLA) i Reversible-FPGA (R-FPGA), oraz zajmowano się optymalizacją i testowaniem takich układów. W pracy przedstawiono przegląd tych rozwiązań oraz perspektywy rozwoju tej ważnej dziedziny.
Reversible computation (i.e. bijective mapping) is an emerging research area. It has applications in many new areas of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. This paper gives an overview of the present advances in the field of reversible programmable logic gate structures. The first part describes an attempt [8] to construct regular structures of Reversible Programmable Logic Arrays (R-PLAs). The second part focuses on construction of Reversible Field Programmable Gate Arrays [15]. Both presented approaches are based on classic Boolean PLA and FPGA design, where each building block has been constructed from reversible gates. The main drawback of the R-PLA and R-FPGA approaches is the fact that they are based on classic Boolean building blocks, which in case of reversible logic require many additional signal lines to keep the circuit reversibility. Recent advances in this area consist in reducing the number of gates, garbage signal lines and overall quantum cost of the structures. When comparing design of such circuits with known reversible circuit synthesis approaches one might expect a real breakdown in terms of the circuit size and cost when R-PLA and R-FPGA structures will be constructed directly from reversible gates without an intermediate step with classic Boolean building blocks.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 644-646
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sterownik monochromatora na bazie układu FPGA
Autorzy:
Brabański, R.
Tomczewski, K.
Powiązania:
https://bibliotekanauki.pl/articles/277099.pdf
Data publikacji:
2010
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
programowalne układy logiczne
sterowniki
Opis:
Wiele badań eksperymentalnych wymaga wykonania serii pomiarów z jednoczesnym przemieszczaniem elementów układu pomiarowego. Takie pomiary muszą być wykonane szybko, aby parametry badanego układu nie zmieniały się w trakcie ich realizacji. W związku z tym proces ten wymaga automatyzacji.
Źródło:
Pomiary Automatyka Robotyka; 2010, 14, 9; 83-85
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja algorytmu sekwencyjnego wyznaczania macierzy rozróżnialności zbiorów przybliżonych w układzie FPGA
Realization of a sequential algorithm related to rough sets methodology in FPGA
Autorzy:
Kopczyński, M.
Grześ, T.
Stepaniuk, J.
Powiązania:
https://bibliotekanauki.pl/articles/158571.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
zbiory przybliżone
układy programowalne
FPGA
rough sets
programmable logic structures
Opis:
W niniejszym artykule przedstawiono implementację sprzętową algorytmu stosowanego w obliczeniach związanych ze zbiorami przybliżonymi służącego do wyznaczania macierzy rozróżnialności. Istniejące dotychczas rozwiązania implementowały algorytm w językach programowania wysokiego poziomu. W wyniku prac badawczych stworzono i opisano w języku VHDL układ kombinacyjny realizujący równoważne obliczenia. Przeprowadzono badania porównawcze pod względem czasu potrzebnego do zakończenia obliczeń. Uzyskane wyniki pokazują ogromne przyspieszenie układu sprzętowego w porównaniu do implementacji programowej.
In this paper the authors present an example of sequential software algorithm implementation as a hardware unit using VHDL in FPGA programmable logic structure. The converted algorithm is one of the principal operations in the rough sets theory – discernibility matrix calculation. Rough sets methods are used in data analysis, knowledge discovery and datasets attributes downsizing. At present there are no complete hardware implementations of rough sets methods. The existing solutions are only software implementations which need huge amount of time for processing big datasets. The authors created hardware implementation of such an algorithm as a pure combinational unit described in the VHDL language. Software implementation was also created to compare processing times between two solutions. The obtained results show that the usage of a hardware processing unit gives huge acceleration in terms of the time needed to finish creating a discernibility matrix. The FPGA structure utilization focused on LEs (Logical Elements) and pins usage was also examined. The first section of the paper is an introduction to rough sets and FPGA structures. In the second section there are presented the example of entry dataset and the calculated discernibility matrix. This section also includes description of the algorithm for creating a discernibility matrix as well as the proposed hardware solution. The third section presents the experimental results for the processing time and FPGA structure utilization. The last section focuses on conclusions and plans for future research.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 5, 5; 321-324
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza automatów stanów typu Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji
Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microinstructions
Autorzy:
Bukowiec, A.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/155643.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
układy programowalne
FSM
control unit
FPD
Opis:
W referacie została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów zastosowano adresowanie mikroinstrukcji. Adres mikroinstrukcji generowany jest przez układ kombinacyjny automatu, następnie dekoder generuje mikrooperację na podstawie adresu mikroinstrukcji i kodu mikrooperacji, generowanego przez licznik mikrooperacji. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy`ego z kodowaniem klas kompatybilnych mikrooperacji.
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a register for microinstruction addresses and a counter for generation of code of microoperation. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 115-117
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza skończonych automatów Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microoperations
Autorzy:
Bukowiec, A.
Powiązania:
https://bibliotekanauki.pl/articles/152584.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat stanów
jednostka sterująca
układy programowalne
FSM
control unit
FPD
Opis:
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 27-29
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
The XOR oriented logic synthesis
Autorzy:
Ławrocki, Ł.
Czerwiński, R.
Powiązania:
https://bibliotekanauki.pl/articles/153989.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
CPLD
PAL
XOR
synteza logiczna
dekompozycja
logic synthesis
decomposition
Opis:
W artykule przedstawiono nową metodę syntezy logicznej przeznaczonej dla matrycowych struktur programowalnych CPLD. Opisywana metoda wykorzystuje elementy znane z rozłącznej dekompozycji Curtisa, jednocześnie pozwalając ukierunkować syntezę logiczną na efektywne wykorzystanie elementu XOR. Wstępne wyniki eksperymentów potwierdzają skuteczność opracowanej metody syntezy logicznej.
This paper presents XOR-based logic synthesis approach for CPLD devices. A novel decomposition-based logic synthesis is introduced in the paper. The method is based on the Curtis functional decomposition and is developed paying special attention to utilizing XOR gates. As opposed to the Curtis functional decomposition, the number of complements of column patterns in described method is known, and it isn't greater than four. This feature allows carrying out the process of decomposition using only n-1 column patterns, with n occurring in the logical function. Each pattern appears in a logical function, so it is linked to a number of vectors. The process of decomposition should be carried out in such a way, that pattern excluded from the analysis was related to the greatest possible number of vectors. This implies to obtain the best result of decomposition of logic functions. The way of encoding column patterns is also presented in the paper. The described method was compared with the method in the Quartus II. Primary experimental results, carried out using thirteen benchmarks, prove an effectiveness of the method. Ten percentage improvement in performance compared to bests Quartus II methods was achieved. However, the method has few weaknesses and should be treated as a work in progress.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 636-638
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cyfrowa filtracja sygnałów z wykorzystaniem układów FPGA
Digital signal filtration using FPGA
Autorzy:
Skiwski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156727.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
FPGA
DSP48
filtry cyfrowe
programmable circuits
digital filters
Opis:
W artykule przedstawiono sposoby realizacji filtrów cyfrowych o skończonej odpowiedzi impulsowej z wykorzystaniem dedykowanych bloków w układzie FPGA. Proponowane rozwiązania dają nowe spojrzenie na tą gałąź systemów przetwarzania sygnałów ze względu na możliwość dokonywania filtracji sygnałów nawet w jednym cyklu zegara, co jest nieosiągalne dla systemów opartych na klasycznych procesorach DSP. Zaprezentowane zostało również kilka przykładów konstrukcji filtrów.
This article shows how to implement the finite impulse response digital filters using dedicated FPGA blocks. This is a new approach to the digital signal processing because single FPGA chips can perform the requested operations much faster than traditional single processor, making them in parallel. The consequence of that fact is the ability to implement the algorithm nearly direct way to the programmable structure, as shown in the Fig. 2 (structure) and Fig. 5 (hardware counterpart). Several filter designs are presented both with full parallel processing and semi-parallel processing. Despite of many advantages in the proposed solution there are also some disadvantages, for example lack of possibility to operate floating-point arithmetic and the difficulty to create high order filters.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 6, 6; 503-506
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Nowe stanowiska dydaktyczne do nauki sterowania cyfrowego z wykorzystaniem układów programowalnych
New stations for teaching digital controlling using programmable devices
Autorzy:
Noga, K.
Powiązania:
https://bibliotekanauki.pl/articles/266454.pdf
Data publikacji:
2011
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
sterowanie cyfrowe
układy programowalne
język VHDL
programmable logic devices
digital controlling
VHDL
Opis:
W artykule przedstawiono nowe stanowiska laboratoryjne, które są wykorzystywane w Katedrze Automatyki Okrętowej AM Gdynia do nauki sterowania cyfrowego z wykorzy-staniem układów programowalnych i języka VHDL. Przedstawiono stanowisko z platformą mobilną, modelem domu mieszkalnego, robotem kroczącym, modelem alarmowym skarbca oraz system wprowadzania danych z klawiatury matrycowej. Stanowiska te są obecnie z powodzeniem wykorzystywane w czasie zajęć z techniki cyfrowej do nauki programowania w edytorze graficznym lub tekstowym, w środowisku Quartus, Max Plus Baseline II lub Web Pack.
This paper presents examples of applications for several models controlled by programmable logic devices (PLDs). During digital logic laboratory sessions students create control systems for models and realize particular assignments with application of PLDs. The purpose of laboratory sessions is to familiarize students with programming in VHDL language and software environments designed for PLD.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2011, 30; 93-96
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System sterowania cyfrowego DLH z procesorami DSP i układami CPLD/FPGA - nowe moduły jednostek centralnych
New CPU modules for digital control system DLH based on digital signal processors and programmable logic
Autorzy:
Dębowski, L.
Powiązania:
https://bibliotekanauki.pl/articles/159208.pdf
Data publikacji:
2005
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
Tematy:
moduł jednostki centralnej
system sterowania DLH
procesor DSP
układy programowalne CPLD/FPGA
Opis:
Przedstawiono architekturę elastycznego systemu sterowania DLH przeznaczonego do współczesnych urządzeń energoelektronicznych i pomiarowych. Omówiono własności nowych generacji procesorów DSP. Przedstawiono nowe rozwiązania szybkich modułów jednostek centralnych z procesorami sygnałowymi i układami programowalnymi CPLD/FPGA. Podano przykłady zastosowań zaproponowanych rozwiązań.
The paper presents an overview of the flexible digital control system DLH. The system is dedicated for advanced power electronics and industrial measurement applications. The basic features of high-peformance 32-bit digital signal processors are summarized. New designs of fast CPU modules based on DSPs and CPLDs/FPGAs with some application examples of the DLH system are presented.
Źródło:
Prace Instytutu Elektrotechniki; 2005, 222; 139-162
0032-6216
Pojawia się w:
Prace Instytutu Elektrotechniki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Automatyczna implementacja programowo-sprzętowa algorytmów sterowania w układach FPGA
Automatic software-hardware implementation of control algorithms in FPGA
Autorzy:
Petko, M.
Lubieniecki, M.
Staworko, M.
Powiązania:
https://bibliotekanauki.pl/articles/156827.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja sterowania
architektury sterowników
układy programowalne
FPGA
controller implementation
controller architectures
programmable devices
Opis:
W artykule przedstawiono procedurę sprzętowo-programowej implementacji algorytmów sterowania w systemie w układach programowalnych opartej na automatycznej generacji kodu części sprzętowej i programowej ze schematu Simulinka. Opracowany generator kodu umożliwia syntezę komponentów sprzętowych, kompilację programu z interfejsami części sprzętowej dla mikroprocesora typu soft-core oraz dokładną symulację zaimplementowanego algorytmu w Simulinku. Metodologia i narzędzie zostały zweryfikowane na przykładzie sterownika robota równoległego.
The paper presents a procedure of control algorithms hardware-software implementation in a System-on-a-Programmable-Chip based on automatic generation of a code for hardware and software parts and their interfaces from a Simulink model. The developed code generator allows for synthesis of hardware components, compilation of a program with hardware interfaces for the soft-processor and accurate simulation of the implemented algorithm in Simulink. The methodology and tools were verified in a case study of a parallel robot control algorithm. Section 2 contains assumptions for the procedure, Section 3 - its description. Section 4 covers the automation method and describes functions of the code generator software. The automated design flow that includes the code generator is shown in Fig. 2. The code generator products and their use are presented in Fig. 3. The example of the parallel robot controller implementation is given in Section 5. The robot control algorithm scheme in Simulink is presented in Fig. 4. The obtained results show that the differences between the values of the control signal produced in FPGA and those in Simulink (Fig. 5) are smaller than the resolution of the output digital-to-analog converter. It proves that the considered procedure and code generator software correctly transformed the control system from the Simulink scheme. The presented tool enables fast, error free FPGA implementation of control algorithms specified on a high level of abstraction.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 5, 5; 297-300
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wielozadaniowy pojazd sterowany cyfrowo
Multi-purpose digitally controlled vehicle
Autorzy:
Górski, K.
Noga, K.
Powiązania:
https://bibliotekanauki.pl/articles/268317.pdf
Data publikacji:
2009
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
pojazd zdalnie sterowany
układy programowalne
mikrokontrolery
remote controlled vehicle
programmable logic devices
microcontroller
Opis:
W artykule przedstawiono pojazd zdalnie sterowany, który zbudowano w KAO w Gdyni. W pojeździe wykorzystano układ CPLD EMP7128SLC84-15N oraz 2 mikrokontrolery ATMega8-16PV, przy czym CPLD wykorzystano do sterowania silnikami i światłami, natomiast mikrokontroler do obsługi modemów radiowych i dokonywania pomiarów. Pojazd wyposażono w światła, czujnik mierzący temperaturę otoczenia oraz w zbliżeniowy czujnik ultradźwiękowy. Ponadto pojazd zawiera kamerę z nadajnikiem TV.
The digitally controlled vehicle, which was built in Department of Ship Automation of Gdynia Maritime University, has been presented in this article. The design of the vehicle consists of the integrated circuit type CPLD EMP7128SLC84-15N and two microcontrollers ATMega8-16PV. The CPLD is used for controlling of motors and lights; however, the microcontroller attends the wireless modem and performs measurements. The vehicle is fitted out with lights, a sensor gauging ambient temperature, a camera with a RF transmitter and a proximity ultrasonic detector.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2009, 26; 49-52
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układach FPGA operacji eksponenty dla liczb w standardzie IEEE-754 o podwójnej precyzji
FPGA Implementation of Exponent Function for Double Precision IEEE-754 Standard
Autorzy:
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152817.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
obliczanie funkcji elementarnych
przyspieszanie obliczeń, układy programowalne
elementary functions computations
computing acceleration
programmable devices
Opis:
W artykule przedstawiono implementację operacji obliczania eksponenty o podwójnej precyzji obliczeń w układach FPGA. Zaproponowano metodę tablicowo - aproksymacyjną, dla której wykorzystano 3 niezależne tablice 512´64-bity do obliczenia 27 najstarszych bitów mantysy oraz aproksymacje wielomianową ex"1+x dla pozostałych bitów mantysy. Wyniki implementacji pokazują że proponowany moduł zajmuje około 7.5% układu Virtex-4 LX200.
This paper presents FPGA implementation of exponent operation in double precision format. A mixture of Look-Up Table (LUT) and approximation methods was employed. Twenty seven most significant bits of input mantissa are calculated employing 3 independent LUTs, the rest input bits are calculated by approximation: ex"1+x. Implementation results in roughly 7.5% occupation of Virtex-4 LX-200.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 126-128
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scalony licznik czasu z użyciem stempli czasowych
An integrated time counter based on time stamps
Autorzy:
Szplet, R.
Perko, K.
Powiązania:
https://bibliotekanauki.pl/articles/155597.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
licznik czasu
metoda stempli czasowych
układy programowalne
time counter
time stamps method
programmable devices
Opis:
W artykule opisane są projekt oraz wyniki badań czterokanałowego licznika czasu zrealizowanego w układzie programowalnym Spartan-6 firmy Xilinx. W liczniku zastosowana została metoda stempli czasowych, w której w wyniku pomiaru uzyskuje się informację o chwilach czasowych pojawienia się impulsów wejściowych na wspólnej skali czasu. Zastosowanie zegara o częstotliwości 500 MHz umożliwiło uzyskanie względnie wysokiej rozdzielczości (2 ns) i precyzji pomiarowej licznika (poniżej 1 ns).
This paper describes the design and test results of a four-channel time interval counter implemented in a programmable device Spartan-6 (Xilinx). The time stamps method has been applied (Fig. 1). In this method the measurement result delivers no information about the absolute value of the time interval between two input pulses, but carries information about the time moments of appearance of these pulses on a common time scale. This method, contrary to the conventional "start-stop" method, does not require resetting the time counter after each measurement. It eliminates the dead time and enables continuous measurements if a fast enough digital integrated circuit is used. Moreover, a multichannel time counter can be built without necessity to reproduce all blocks of a single-channel counter. It results in savings of the programmable logic resources. The main dis advantage of this method appears in difficulties of implementation. The most important seems to be a synchronization problem (Fig. 4), especially due to use of a high frequency clock signal (500 MHz). The use of such a clock makes it possible to obtain a relatively high resolution (2 ns without interpolation) and precision (less than 1 ns) of the counter. Flexibility of the method allows increasing the resolution and accuracy by using interpolation measurement channels.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 839-841
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cyfrowe sterowanie z zastosowaniem układów programowalnych
Digital controlling using programmable devices
Autorzy:
Noga, K. M.
Powiązania:
https://bibliotekanauki.pl/articles/268760.pdf
Data publikacji:
2014
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
układy programowalne
cyfrowe sterowanie
język programowania sprzętu VHDL
programmable logic devices
digital controlling
VHDL
Opis:
W artykule zostaną przedstawione nowe stanowiska laboratoryjne, które zostały wykonane w Katedrze Automatyki Okrętowej AM Gdynia. Są one wykorzystywane do nauki cyfrowego sterowania z wykorzystaniem układów programowalnych i języka VHDL. Zostanie przedstawiony model windy 3-biegowej, wciągarki, sygnalizacji świetlnej na skrzyżowaniu ulicznym oraz systemu kontroli dostępu z czytnikiem kart zbliżeniowych RFID.
This paper presents new laboratory models which were build in Department of Ship Automation at Gdynia Maritime University, like the model of 3-running lift, hoisting winch, light signaling on street and the system of the control of access with the reader of cards RFID. There models controlled by programmable logic devices prepared with hardware description languages VHDL.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2014, 40; 73-76
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Możliwości wykorzystania układów programowalnych do przetwarzania obrazów uzyskiwanych z wykorzystaniem promieniowania rentgenowskiego
Possibilities of using programmable devices to image processing generated with the use of x-rays
Autorzy:
Gilewska, G.
Powiązania:
https://bibliotekanauki.pl/articles/160207.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
Tematy:
staw skokowy
obrazowanie
układy programowalne
pomiary
parametry morfometryczne
ankle joint
imaging
programmable devices
measurement
morphometric parameters
Opis:
W artykule zostaną przedstawione potrzeby analizy obrazów uzyskiwanych z wykorzystaniem promieniowania rentgenowskiego w wybranym zakresie radiografii cyfrowej stawów skokowych oraz możliwe metody komunikacji układów struktur programowalnych z aparaturą rentgenowską bądź komputerem. Otrzymane obrazy analizowano w zależności od ich parametrów oraz źródeł pochodzenia. Realizowano pomiary parametrów morfometrycznych stawu skokowego. Porównano parametry morfometryczne stawu skokowego w zależności od wieku oraz parametrów przetwarzania.
The paper will be presented for analysis of images generated with the use of X-rays in the selected digital radiography of ankle joints. It will also set out possible methods of communication of programmable structures with the X-ray apparatus or computer. The acquired images were analyzed according to their parameters, and sources of origin. The author has realized measurements of morphometric parameters of the children's ankle joint. Morphometric parameters of the ankle joint were compared according to age of patients and parameters of image processing.
Źródło:
Prace Instytutu Elektrotechniki; 2012, 256; 57-65
0032-6216
Pojawia się w:
Prace Instytutu Elektrotechniki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Generator ciągów losowych wykorzystujący stany metastabilne zaimplementowany w układzie FPGA firmy Xilinx
A true random number generator exploiting metastability implemented in Xilinx FPGA
Autorzy:
Kubczak, P.
Jessa, M.
Matuszewski, Ł.
Powiązania:
https://bibliotekanauki.pl/articles/154829.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
metastabilność
generatory ciągów losowych
układy programowalne
kryptografia
metastability
random number generators
field programmable
gate arrays
cryptography
Opis:
W wysokiej klasy systemach bezpieczeństwa informacji klucze kryptograficzne nie powinny być generowane na zewnątrz systemu, a klucze prywatne, w przeciwieństwie do publicznych, nigdy nie powinny opuścić systemu. Jeśli system bezpieczeństwa jest realizowany w jednym układzie scalonym, klucze powinny być generowane w tym samym układzie. Realizacja generatorów liczb losowych w cyfrowych układach reprogramowalnych jest więc istotnym zagadnieniem. W artykule przedstawiono nową metodę wytwarzania ciągów losowych, opartą o zjawisko metastabilności występujące w układach cyfrowych oraz uwagi na temat sensowności wykorzystania tego fizycznego efektu występującego we współczesnych, powszechnie dostępnych układach cyfrowych.
The security of cryptographic systems relates mainly to the protection of confidential keys. In high-end information security systems, cryptographic keys should never be generated outside the system and private keys should never leave the system. For the same reason, if the security system is implemented in a single chip (cryptographic system on chip), the keys should be generated inside the same chip. Implementation of random number generators in logic devices, including configurable logic devices, is therefore an important issue. In this paper, we present a new method of generating random digits based on a physical phenomenon occurring in digital circuits. Thus, the proposed generator can be implemented in different Field Programmable Gate Arrays (FPGAs) with other elements of the cryptographic system. If the underlying physical process cannot be controlled, the generator output is unpredictable and/or uncontrollable. The statistical characteristics of TRNGs are closely related to the quality of the entropy source, but also to the randomness extraction method. The statistical quality of the generator was verified with the use of NIST statistical test suite. A discussion of the utility of metastable states for producing random numbers with metastable states in commercially available FPGAs is also presented.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 450-452
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Laboratoryjny system cyfrowy programowany przez Ethernet oparty na magistrali SPI
Digital laboratory system programmed over the Ethernet based on SPI bus
Autorzy:
Noga, Krystyna Maria
Rabczuk, Dorota
Powiązania:
https://bibliotekanauki.pl/articles/267717.pdf
Data publikacji:
2019
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
układy cyfrowe
magistrala SPI
systemy wbudowane
układy programowalne
digital systems
Serial Peripheral Interface
SPI
embedded devices
remote control
programmable devices
Opis:
W artykule zaprezentowano cyfrowy system laboratoryjny oparty na magistrali SPI z mikrokontrolerem w roli urządzenia Master oraz różnymi urządzeniami Slave podłączonymi do magistrali (cyfrowy termometr, potencjometr, pamięć EEPROM, układ programowalny CPLD). Założeniem projektu jest stworzenie bazy sprzętowo-programistycznej dla rozwojowego systemu zdalnie sterowanego oraz programowanego przez Ethernet. Użytkownik przez stronę internetową ma możliwość wysłania żądania tcp/http dla urządzeń na magistrali SPI, a w odpowiedzi http otrzymuje informacje o stanie urządzeń. System jest przystosowany do zdalnego ładowania nowych wersji programu do pamięci mikrokontrolera po Ethernecie.
The article presents a laboratory system based on SPI bus with a microcontroller as the Master device and various Slave devices connected to the Master over the SPI bus. The variety of digital devices with SPI interface enables the growth of the project. In the exemplary system several digital devices were used: a thermometer, an EEPROM memory, a potentiometer and a PLD structure. The PLD structure is chosen as Slave device on the bus to take advantage of its typical functionality: ability to perform fast arithmetical calculations. In order to inform of an alarm state the CPLD structure must use an external interrupt line to the microcontroller because Slave device cannot start a communication session over SPI bus. The microcontroller is chosen as Master device because it possesses various external interfaces especially Ethernet interface. The aim of the project is creating a remotely controlled system programmed over the Ethernet which can expand through connecting additional devices on the SPI bus and writing libraries for them. The Ethernet interface is used to load the microcontroller program over the Ethernet which gives the student the ability to remotely load and test the microcontroller software.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2019, 65; 111-114
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modele sterowane cyfrowo
Models digitally controlled
Autorzy:
Noga, K. M.
Powiązania:
https://bibliotekanauki.pl/articles/269043.pdf
Data publikacji:
2015
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
cyfrowe sterowanie
układy programowalne
mikroprocesory
język programowania sprzętu VHDL
digitally controlled
microprocessor
programmable logic devices
language VHDL
Opis:
W artykule zostaną przedstawione fizyczne modele przygotowane i oprogramowane, w ramach prac dyplomowych, w Katedrze Automatyki Okrętowej Akademii Morskiej w Gdyni, umożliwiające studentom poznanie zasad projektowania, testowania i implementacji algorytmów cyfrowego sterowania.
This paper presents examples of application for several models of physical objects controlled by systems based on microprocessors or programmable logic devices (PLD), this is the device to following the sun, the three-wheeled robot (line follower) and the robot under-water ROV (Remotely Operated Vehicle). During laboratory sessions students create control systems and realize particular assignments with application of PLDs or microprocessors.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 46; 81-84
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Procesor kodu do realizacji procedur kalibracyjnych w interpolacyjnym liczniku czasu
A code processor for realization of calibration procedures in an interpolating time counter
Autorzy:
Jachna, Z.
Szplet, R.
Kwiatkowski, P.
Różyc, K.
Powiązania:
https://bibliotekanauki.pl/articles/151466.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
przetworniki czasowo-cyfrowe
interpolacyjny licznik czasu
programmable device
time-to-digital converters
interpolating
time counter
Opis:
W artykule opisano projekt procesora kodu (PK) stanowiącego fragment dwukanałowego precyzyjnego licznika czasu z niezależnymi interpolatorami dwustopniowymi. Projekt został zrealizowany w układzie programowalnym XC6SLX75 (Xilinx). Zadaniem układów PK jest wykonywanie kalibracji linii kodujących, w wyniku której następuje aktualizowanie charakterystyk przetwarzania i w efekcie zwiększenie precyzji pomiarowej licznika. Dzięki sprzętowej implementacji algorytmów kalibracyjnych uzyskuje się skrócenie czasu wykonywania kalibracji, zmniejszenie liczby danych przesyłanych do komputera oraz zmniejszenie złożoności oprogramowania sterującego.
In the paper there is presented a design of a code processor (PK) as a part of a 2-channel precise time counter with independent 2-stage interpolators. The project was implemented in Spartan-6 (Xilinx) FPGA device. The main task of the PK is calibration of coding lines, resulting in updating transfer characteristics and, as an effect, higher measurement precision of the counter. Thanks to the hardware implementation of calibration algorithms there are achieved: the shorter execution time of calibration procedures, the lower amount of data transferred into the computer and less complex control software. The first simple realization of the PK has been implemented using Spartan-3 device (Xilinx) [8]. This paper presents a new, improved realization of the PK whose characteristic is more suited for the newest counters and those to be invented in the future. The use of VHDL language for description of the PK makes it more susceptible to be adapted. This paper consists of description of the counter with advanced architecture of interpolators [7] , where 10 independent time coding lines where implemented in each measurement channel. The operating principle of the PK is described based on the following scheme: precise description of code density test realization, the way of forming the transfer characteristic and the results calculations.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 438-440
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zajęcia laboratoryjne z techniki cyfrowej w Akademii Morskiej
Laboratory of the digital technique in Gdynia Maritime University
Autorzy:
Noga, K. M.
Powiązania:
https://bibliotekanauki.pl/articles/268811.pdf
Data publikacji:
2015
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
technika cyfrowa
układy programowalne
język programowania sprzętu VHDL
symulacje
digital technique
digital programmable devices
language VHDL
simulation
Opis:
W artykule zostaną przedstawione przykładowe zagadnienia omawiane na zajęciach laboratoryjnych z Techniki Cyfrowej na Wydziale Elektrycznym Akademii Morskiej w Gdyni dla specjalności Elektrotechnika Okrętowa.
The article presents some examples of laboratory exercises of Multisim, Max Plus Baseline or Quartus use in teaching digital technique on Electrical Engineering Faculty in Gdynia Maritime University. The use of simulation software in education is one of important training methods.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 46; 85-88
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
High-speed network port filtering in a hardware Firewall security system
Autorzy:
Twardy, M.
Sułkowski, G.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/151917.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
IT Security Systems
programmable logic
hardware description language
Opis:
W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 615-617
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
Implementation of the Ethernet Firewall security system in FPGA programmable logic
Autorzy:
Sułkowski, G.
Twardy, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152863.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
information security systems
programmable logic
hardware description language
Opis:
W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 114-116
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
Network address filtering in a hardware Firewall security system
Autorzy:
Twardy, M.
Sułkowski, G.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154319.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy bezpieczeństwa informatycznego
układy programowalne
języki opisu sprzętu
Ethernet
firewall
IT Security Systems
programmable logic
hardware description language
Opis:
W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 479-481
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-25 z 45

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies