Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "VHDL" wg kryterium: Temat


Tytuł:
Metoda generowania równań boolowskich dla podprogramów języka VHDL
Boolean equations generation method for subprograms in VHDL language
Autorzy:
Mościcki, M.
Powiązania:
https://bibliotekanauki.pl/articles/154013.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
język VHDL
podprogramy
równania boolowskie
VHDL language
subprograms
Boolean equations
Opis:
W artykule zaprezentowano metodę generowania równań boolowskich dla podprogramów języka VHDL. W pierwszej części artykułu zostały przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL. W części drugiej zaprezentowano metodę umożliwiającą generowanie równań boolowskich dla procedur oraz funkcji. W części trzeciej dokonano porównania działania kompilatora VHDL2Bool z innymi istniejącymi narzędziami.
A method of boolean equation generation for subprograms of the VHDL language is presented int the paper. The first part of the paper presents subprograms in VHDL language: procedure and function. This part also presents problems of the boolean equation generation for procedure and function with sources written in the VHDL language. The second part presents the main method. This method consists of two phases and 11 steps. Steps 1 to 10 prepare source code for translation. The main goal of the first 10 steps is to change all variables and signals names: step 1 - order subprograms parameters, step 2 - find all subprograms names, step 3 - check formal and actual subprogram parameters, step 4 - order actual parameters, step 5 - create new return variable, step 6 - compute all variables length, step 7 - prepare subprogram source code, step 8 - compute arithmetic expressions, step 9 ? prepare local variables names, step 10 - prepare subprogram source code for boolean equations generation. Step 11 translates source code for boolean equations. There are 15 algorithms described in all steps. Each step is illustrated by an example. The method use lexical, semantic and syntactic analyser results. Steps 5,6,7,9,10 and 11 are novelty. As an example of practical application of the method some results of the boolean equations generation are shown in the third part. In the third part the comparison of the method with existing industrial compilers there is presented.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 660-662
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Nowe stanowiska dydaktyczne do nauki sterowania cyfrowego z wykorzystaniem układów programowalnych
New stations for teaching digital controlling using programmable devices
Autorzy:
Noga, K.
Powiązania:
https://bibliotekanauki.pl/articles/266454.pdf
Data publikacji:
2011
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
sterowanie cyfrowe
układy programowalne
język VHDL
programmable logic devices
digital controlling
VHDL
Opis:
W artykule przedstawiono nowe stanowiska laboratoryjne, które są wykorzystywane w Katedrze Automatyki Okrętowej AM Gdynia do nauki sterowania cyfrowego z wykorzy-staniem układów programowalnych i języka VHDL. Przedstawiono stanowisko z platformą mobilną, modelem domu mieszkalnego, robotem kroczącym, modelem alarmowym skarbca oraz system wprowadzania danych z klawiatury matrycowej. Stanowiska te są obecnie z powodzeniem wykorzystywane w czasie zajęć z techniki cyfrowej do nauki programowania w edytorze graficznym lub tekstowym, w środowisku Quartus, Max Plus Baseline II lub Web Pack.
This paper presents examples of applications for several models controlled by programmable logic devices (PLDs). During digital logic laboratory sessions students create control systems for models and realize particular assignments with application of PLDs. The purpose of laboratory sessions is to familiarize students with programming in VHDL language and software environments designed for PLD.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2011, 30; 93-96
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Algorytm generowania równań boolowskich dla operatorów relacji języka VHDL
Boolean equations generation algorithm for relational operators in VHDL language
Autorzy:
Mościcki, M.
Powiązania:
https://bibliotekanauki.pl/articles/155578.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
język VHDL
równania boolowskie
operacje porównania
VHDL language
Boolean equations
relational operators
Opis:
W artykule zaprezentowano sposób generowania równań boolowskich dla operacji porównania języka VHDL. W języku VHDL istnieje 6 operatorów relacji: =, /=, <, <=, >, >=, które pozwalają na stwierdzenie, czy pomiędzy operandami zachodzi określona relacja. Operandy muszą być tego samego typu, natomiast wynik jest zawsze typu BOOLEAN. W artykule zaprezentowano algorytm użyty dla wszystkich operatorów relacji. W przypadku gdy operandy są typu tablicowego algorytmy generowania równań boolowskich dla operatorów relacji są dość mocno rozbudowanie i z tego względu właśnie te algorytmy zostały szczegółowo przedstawione. Pokazano praktyczne zastosowanie opisanego algorytmu.
In this paper is proposed and described a Boolean Equation generation algorithm for relational operators in VHDL language. There are 6 relational operators: =, /=, <, <=, >, >=. Relational operators, compare two operands of the same base type and return a BOOLEAN value. IEEE VHDL defines the equality (=) and inequality (/=) operators for all types. Two operands are equal if they represent the same value. For array and record types, IEEE VHDL compares corresponding elements of the operands. IEEE VHDL defines the ordering operators (<, <=, >, and >=) for all enumerated types, integer types, and one-dimensional arrays of enumeration or integer types. If the two arrays have different lengths and the shorter array matches the first part of the longer array, the shorter one is ordered before the longer. Thus, the bit vector 101 is less than 101000. Arrays are compared from left to right, regardless of their index ranges (to or downto). There are shown practical application of the algorithm.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 131-132
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Generowanie równań boolowskich dla instrukcji mapowania języka VHDL
Boolean Equations Generation For 'map' Instruction In VHDL Language
Autorzy:
Mościcki, M.
Powiązania:
https://bibliotekanauki.pl/articles/152852.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
język VHDL
FPGA
równania boolowskie
kompilatory
VHDL language
Boolean equations
compilers
Opis:
W przedstawionym opracowaniu zaprezentowany został sposób generowania równań boolowskich dla wielokrotnie powtarzających się mapowań na tą samą jednostkę. Algorytm ten opiera się na zapisie raz wygenerowanych równań dla mapowanej jednostki w odpowiednim metapliku. Dla każdej jednostki może istnieć wiele metaplików zawierających równania. Oprócz plików z równaniami tworzony jest dodatkowy plik zawierający informacje o mapowanych sygnałach jednostki. W omówionym algorytmie pełny proces generowania równań boolowskich dla takich samych argumentów odbywa się tylko raz.
In this paper is proposed and discribed a Boolean Equation generation for multiple map. The algorithm is based on writing generated equations for map entity in meta file. There is a possibility of existing for one entity many meta files with equations. If map process on the same entity appears multiple, then full Boolean equations generation process is done only once.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 90-92
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Instruction driven CPU in the FPGA structure
Autorzy:
Gracki, K.
Pawłowski, M.
Skorupski, A.
Szymański, Z.
Powiązania:
https://bibliotekanauki.pl/articles/114606.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
processor
FPGA systems
VHDL language
Opis:
The paper presents the design of processors embedded in an FPGA structure. The type of processor is determined by the preset instruction list. Each instruction is implemented as one functional block attached to a common bus. The processor contains two additional blocks: one contains a common register block and second is responsible for the fetch of the instruction from the program memory. To design the processor, one can choose the instruction set from the library of instructions components. The library is a set of VHDL descriptions of all possible instructions.
Źródło:
Measurement Automation Monitoring; 2016, 62, 5; 169-171
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmu syntezy układów odwracalnych w strukturach FPGA
FPGA implementation of a reversible circuit synthesis algorithm
Autorzy:
Gracki, K.
Skorupski, A.
Pawłowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153621.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
język VHDL
układy FPGA
reversible logic circuits
VHDL language
FPGA circuits
Opis:
Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.
Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 477-479
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cyfrowe sterowanie z zastosowaniem układów programowalnych
Digital controlling using programmable devices
Autorzy:
Noga, K. M.
Powiązania:
https://bibliotekanauki.pl/articles/268760.pdf
Data publikacji:
2014
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
układy programowalne
cyfrowe sterowanie
język programowania sprzętu VHDL
programmable logic devices
digital controlling
VHDL
Opis:
W artykule zostaną przedstawione nowe stanowiska laboratoryjne, które zostały wykonane w Katedrze Automatyki Okrętowej AM Gdynia. Są one wykorzystywane do nauki cyfrowego sterowania z wykorzystaniem układów programowalnych i języka VHDL. Zostanie przedstawiony model windy 3-biegowej, wciągarki, sygnalizacji świetlnej na skrzyżowaniu ulicznym oraz systemu kontroli dostępu z czytnikiem kart zbliżeniowych RFID.
This paper presents new laboratory models which were build in Department of Ship Automation at Gdynia Maritime University, like the model of 3-running lift, hoisting winch, light signaling on street and the system of the control of access with the reader of cards RFID. There models controlled by programmable logic devices prepared with hardware description languages VHDL.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2014, 40; 73-76
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie języka VHDL do badania złożonych sieci zestykowych
Application of VHDL language to research complex contact networks
Autorzy:
Kawalec, P.
Kotliński, D.
Powiązania:
https://bibliotekanauki.pl/articles/156250.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterowanie ruchem kolejowym
modelowanie
układy przekaźnikowe
język VHDL
railway traffic control
modelling
relay systems
VHDL language
Opis:
W artykule przedstawiono zagadnienia zastosowania języka opisu sprzętu VHDL do analizy obwodów przekaźnikowych stosowanych w sterowaniu ruchem kolejowym. Przedstawiona metoda modelowania sieci zestykowych pozwala na analizę hazardu statycznego i dynamicznego występujących w rzeczywistych obwodach przekaźnikowych. Po zamodelowaniu poszczególnych elementów tworzony jest model całej sieci zestykowej blokady samoczynnej, który następnie jest badany z wykorzystaniem symulatorów logicznych.
The article presents issues concerning the application of hardware description language VHDL to the analysis of relay systems used in railway traffic control. The modelling of contact networks method presented allows for the analysis of static and dynamic hazard which appears in real relay systems. After modelling particular elements, the model of the whole contact network of automatic interlocking is created, which is then tested with the use of logical simulators.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 529-531
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sterownik mikroprogramowalny na bazie układu FPGA
FPGA based programmable microcontroller
Autorzy:
Slawik, D.
Tomczewski, K.
Powiązania:
https://bibliotekanauki.pl/articles/378357.pdf
Data publikacji:
2018
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
układ programowalny
FPGA
sterownik PLC
VHDL
Opis:
W artykule przedstawiono koncepcję implementacji struktury sterownika programowalnego PLC w układzie FPGA. W ramach projektu opracowano centralną jednostkę sterującą, moduły wejść i wyjść binarnych, moduły wejść analogowych oraz interfejsy komunikacyjne. Opracowane moduły umożliwiają tworzenie różnych konfiguracji wejść-wyjść sterownika. W układzie FPGA zaimplementowano strukturę sprzętową, realizującą cykl pracy sterownika programowalnego PLC. Utworzone zostały również przykładowe moduły biblioteki użytkownika, umożliwiające tworzenie własnych programów. Biblioteki opracowano w języku VHDL. W układzie zaimplementowano interfejs UART umożliwiający komunikację z komputerem PC. Opracowany program komputerowy umożliwia ustawianie oraz monitorowanie stanów wejść i wyjść sterownika.
The paper presents an implementation of a programmable logic controller in a FPGA based system. During the project a central control unit, digital and analog I/O modules, as well as communication interfaces module were designed. The modules allow for variable I/O configurations of the controller. The FPGA system implements a hardware structure, which performs the PLC work cycle. Additionally, a library in VHDL programming language was created allowing a user to create own programs. The system also implements the UART interface allowing communication with a PC. A sample computer program allows changing and monitoring of the controllers input and output ports.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2018, 96; 143-152
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Fuzzy Processing Implementation in Dedicated Digital Hardware
Autorzy:
Szecówka, P. M.
Musiał, A.
Powiązania:
https://bibliotekanauki.pl/articles/226691.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
fuzzy
hardware
floating point
VHDL
FPGA
Opis:
The paper presents a concept of digital circuit dedicated for fuzzy processing with numerical inputs and outputs. Partially concurrent and pipelined data flow provides high performance, with relatively low dependence on particular algorithm complexity. Sample design with triangular fuzzy sets, rule strength calculation (minimum approach) and defuzzyfication by weighted sum of fuzzy sets centers was implemented in VHDL, verified and synthesized for FPGA. Floating point arithmetic was applied, including dvision performed by dedicated synchronous machine. All modules were prepared for easy reuse/redesign.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 405-410
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modele sterowane cyfrowo
Models digitally controlled
Autorzy:
Noga, K. M.
Powiązania:
https://bibliotekanauki.pl/articles/269043.pdf
Data publikacji:
2015
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
cyfrowe sterowanie
układy programowalne
mikroprocesory
język programowania sprzętu VHDL
digitally controlled
microprocessor
programmable logic devices
language VHDL
Opis:
W artykule zostaną przedstawione fizyczne modele przygotowane i oprogramowane, w ramach prac dyplomowych, w Katedrze Automatyki Okrętowej Akademii Morskiej w Gdyni, umożliwiające studentom poznanie zasad projektowania, testowania i implementacji algorytmów cyfrowego sterowania.
This paper presents examples of application for several models of physical objects controlled by systems based on microprocessors or programmable logic devices (PLD), this is the device to following the sun, the three-wheeled robot (line follower) and the robot under-water ROV (Remotely Operated Vehicle). During laboratory sessions students create control systems and realize particular assignments with application of PLDs or microprocessors.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 46; 81-84
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Switched Current Sigma-Delta Modulator with a New Comparator Structure Designed Based on VHDL-AMS Description
Autorzy:
Śniatała, P
Handkiewicz, A
Naumowicz, M.
Szczęsny, S.
Melosik, M.
Katarzyński, P.
Kropidłowski, M.
Powiązania:
https://bibliotekanauki.pl/articles/227188.pdf
Data publikacji:
2013
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
switched current
VHDL-AMS
sigma-delta modulator
Opis:
The paper presents a VHDL-AMS based approach to the Switched-Current (SI) Sigma-Delta Modulator design. The prototype VHDL-AMS description, with the help of elaborated EDA tools, is automatically translated into the SI realization. Another tool helps the designer to create the layout. The paper also describes a new current mode comparator, which is used in the design. Postlayout simulation results are presented.
Źródło:
International Journal of Electronics and Telecommunications; 2013, 59, 4; 391-396
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zajęcia laboratoryjne z techniki cyfrowej w Akademii Morskiej
Laboratory of the digital technique in Gdynia Maritime University
Autorzy:
Noga, K. M.
Powiązania:
https://bibliotekanauki.pl/articles/268811.pdf
Data publikacji:
2015
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
technika cyfrowa
układy programowalne
język programowania sprzętu VHDL
symulacje
digital technique
digital programmable devices
language VHDL
simulation
Opis:
W artykule zostaną przedstawione przykładowe zagadnienia omawiane na zajęciach laboratoryjnych z Techniki Cyfrowej na Wydziale Elektrycznym Akademii Morskiej w Gdyni dla specjalności Elektrotechnika Okrętowa.
The article presents some examples of laboratory exercises of Multisim, Max Plus Baseline or Quartus use in teaching digital technique on Electrical Engineering Faculty in Gdynia Maritime University. The use of simulation software in education is one of important training methods.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2015, 46; 85-88
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja parametryzowanego procesora MIPS w układach reprogramowalnych
The VHDL implementation of a reconfigurable MIPS processor
Autorzy:
Ziębiński, A.
Świerc, S.
Powiązania:
https://bibliotekanauki.pl/articles/151893.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy wbudowane
FPGA
MIPS
VHDL
embedded systems
Opis:
W pracy przedstawiono projekt systemu wbudowanego zrealizowanego w układzie FPGA. Sercem systemu jest rdzeń procesora wzorowanego na procesorach architektury MIPS. Procesor ten został zaimplementowany w języku VHDL w taki sposób, by podczas syntezy jego lista rozkazów była ograniczona do rozkazów obecnych w pamięci programu. W efekcie wykonany procesor nie będzie posiadał logiki, która nie będzie wykorzystywana. Takie rozwiązanie pozwala zaprojektować system wbudowany, który ma mniejsze zapotrzebowanie na zasoby sprzętowe matrycy programowalnej, co dodatkowo powinno umożliwić zwiększenie szybkość jego działania.
The paper presents a project of an embedded system realization on a FPGA array. The core element is a simplified MIPS processor [1, 2, 4] implemented in the VHDL in the way that its instruction set can be reduced to the set of instructions present in the program memory. After completing the processors datapath design, it is analyzed in order to determine which modules take part in execution of certain instructions. Knowing the dependencies between the instructions and the modules, it is possible to show how the processor should be built if it has to support a specific subset of instructions. Conditional synthesis is not what the common HDL languages offer [7]. Nevertheless, it was noticed that at the optimization stage of the synthesis all IF statements in which the condition value is known and it is false are omitted. This feature was used to regulate the hardware organization. Figure 3 presents how a single boolean parameter can regulate the XOR instruction support in the ALU. Initially, all parameters had to be set manually. It was error-prone. Therefore a new entity integrating the CPU and program memory was introduced. It can accept the byte-code, analyze it, and adjust the supported instruction set during the synthesis (Figs. 4 and 5). This solution yields a device that requires fewer system gates to be synthesized and has a potential to increase the maximal operational frequency.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 594-596
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja gry Pong w układzie programowalnym FPGA
Implementation of Pong game on FPGA chip
Autorzy:
Biduś, W.
Dusik, D.
Kowalski, P. A.
Powiązania:
https://bibliotekanauki.pl/articles/275820.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
FPGA
VHDL
gry komputerowe
Pong
computer game
Opis:
W artykule omówiono implementację gry Pong w układzie FPGA Spartan 3 XC3S200 firmy Xilinx. W trakcie realizacji projektu zastosowano obsługę standardów transmisji danych PS/2, co umożliwiło sterowanie grą za pomocą klawiatury komputerowej. Dzięki zastosowaniu standardu VGA cała rozgrywka wyświetlana jest na standardowym monitorze lub rzutniku multimedialnym. Powyższe zadanie zrealizowano, stosując język opisu sprzętu VHDL.
The main objective in making this project was creating a functional game based on FPGA module, controlled by convenient controller and displayed on popular type of video-output device. The configured FPGA module allows playing simple popular retro game - Pong. It is displayed on VGA-compatible device (a lot of popular PC-displays, projectors) and controlled by standard PS/2 compatible PC keyboard or PCB mounted pushbuttons. The biggest problems in creating our project was generating correct video-output signals, capturing events sent by keyboard and synchronizing control signals with their actions. Parallel computing made all of that possible, working simultaneously without any problems. Game "engine" is really simple and it did not took a lot of lines of code in VHDL to implement it. It actually works just by setting appropriate values to coordinates of game elements (ball and platforms). Game is made for two players. The whole project was made in ISE Design Suite software provided by Xilinx.
Źródło:
Pomiary Automatyka Robotyka; 2012, 16, 11; 84-87
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies