Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "FPGA implementation" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 24
Tytuł:
Hardware-efficient algorithms for implementation of the GHM discrete multiwavelet transform kernels
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114256.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
multiwavelets
GHM
fast algorithms
implementation complexity reduction
FPGA implementation
Opis:
In this correspondence, we discuss two efficient algorithms for the execution of forward (FDMWT) and inverse (IDMWT) discrete multiwavelet transform basic operations with reduced computational complexities. We used multiwavelet basis proposed by Geronimo, Hadrin, and Massopust (GHM). The direct implementation of GHM-FDMWT basic operation requires 23 multiplications and 19 additions. The direct implementation of GHM-IDMWT basic operation requires 23 multiplication and 16 additions. At the same time, our solutions allow designing the computation procedures, which take only 10 multiplications plus 15 additions for GHM-FDMWT basic operation and 10 multiplications plus 10 additions for GHM-IDMWT basic operation
Źródło:
Measurement Automation Monitoring; 2016, 62, 6; 190-192
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors
Autorzy:
Cariow, A.
Cariowa, G.
Chicheva, M.
Powiązania:
https://bibliotekanauki.pl/articles/114724.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
discrete quaternion Fourier transform
fast algorithms
implementation complexity reduction
FPGA implementation
Opis:
In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution – a scheme for calculating sq product, the second solution – a scheme for calculating qt product, and the third solution – a scheme for calculating sqt product, where s is a so-called i -quaternion, t is an j - quaternion, and q – is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 206-208
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware-Efficient Structure of the Accelerating Module for Implementation of Convolutional Neural Network Basic Operation
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114320.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
convolution neural network
Winograd’s minimal filtering
algorithm
implementation complexity reduction
FPGA implementation
Opis:
This paper presents a structural design of the hardware-efficient module for implementation of convolution neural network (CNN) basic operation with reduced implementation complexity. For this purpose we utilize some modification of the Winograd’s minimal filtering method as well as computation vectorization principles. This module calculate inner products of two consecutive segments of the original data sequence, formed by a sliding window of length 3, with the elements of a filter impulse response. The fully parallel structure of the module for calculating these two inner products, based on the implementation of a naïve method of calculation, requires 6 binary multipliers and 4 binary adders. The use of the Winograd’s minimal filtering method allows to construct a module structure that requires only 4 binary multipliers and 8 binary adders. Since a high-performance convolutional neural network can contain tens or even hundreds of such modules, such a reduction can have a significant effect.
Źródło:
Measurement Automation Monitoring; 2018, 64, 2; 40-42
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FPGA Implemetation of Acquisition Phase of the GPS Receiver Using XSG
Autorzy:
Hawary, Mohamed Ibrahiem El
Hamza, Gihan Gomah
Zekry, Abdelhalim
Motawie, Ibrahiem Mohamed
Powiązania:
https://bibliotekanauki.pl/articles/963910.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
GPS receiver
acquisition phase
SDR
Xilinx System Generator XSG
FPGA implementation
Opis:
In the past it was usual to exert a huge effort in the design, simulation, and the real time implementation of the complicated electronic and communication systems, like GNSS receivers. The complexity of the system algorithms combined with the complexity of the available tools created a system that is difficult to track down for debugging or for redesign. So, the simulation and educational tools was different from the prototyping tools. In this paper the parallel search acquisition phase of a GPS receiver was simulated and implemented on FPGA using the same platform and through a graphical programming language. So this paper introduces the fruit of integrating the prototyping tools with the simulation tools as a single platform through which the complicated electronic systems can be simulated and prototyped.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 4; 739-744
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized structure of processing unit to multiply 3x3 matrices
Zracjonalizowana struktura jednostki procesorowej do mnożenia macierzy trzeciego stopnia
Autorzy:
Cariow, A.
Sysło, W.
Cariowa, G.
Gliszczyński, M.
Powiązania:
https://bibliotekanauki.pl/articles/156551.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
matrix multiplier
hardware complexity reduction
FPGA implementation
Opis:
This paper presents a high-speed parallel 3x3 matrix multiplier structure. To reduce the hardware complexity of the multiplier structure, we propose to modify the Makarov's algorithm for 3?3 by 3?3 matrix multiplication. The process of matrix product calculation is successively decomposed so that a minimal set of multipliers and fewer adders are used to generate partial results which are combined to generate the final results. Thus, our proposed modification reduces the number of adders compared to the direct implementation of the Makarov's algorithm, and takes advantage of parallelism of calculation offered by field-programmable gate arrays (FPGA's).
W pracy została przedstawiona struktura jednostki procesorowej do wyznaczania iloczynu dwóch macierzy trzeciego stopnia. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego 27 układów mnożących proponowana równoległa struktura wymaga tylko 22 układa mnożących. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja układów mnożących przy projektowaniu mikroelektronicznych jednostek procesorowych jest sprawą nadrzędną. Zasada budowy proponowanej jednostki oparta jest na realizacji autorskiej modyfikacji metody Makarova, z tym, że implementacja naszej modyfikacji wymaga o 38 sumatorów mniej niż implementacja metody Makarova. Zaproponowana struktura może bycz z powodzeniem zastosowana do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowana w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 677-680
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
Równoległy sprzętowo zorientowany algorytm mnożenia macierzy stałych przez wektor ze zredukowaną złożonością multiplikatywną
Autorzy:
Cariow, A.
Cariow, G.
Powiązania:
https://bibliotekanauki.pl/articles/156257.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
constant coefficient matrix-vector multiplier
hardware complexity reduction
FPGA implementation
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
Opis:
This paper presents the algorithmic aspects of organization of a lowcomplexity fully parallel processor unit for constant matrix-vector products computing. To reduce the hardware complexity (number of twooperand multipliers), we exploit the Winograd’s inner product calculation approach. We show that by using this approach, the computational process of calculating the constant matrix-vector product can be structured so that it eventually requires fewer multipliers than the direct implementation of matrix-vector multiplication.
W pracy został przedstawiony sprzętowo-zorientowany algorytm wyznaczania iloczynu wektora przez macierz stałych. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego N2 układów mnożących proponowana równoległa struktura wymaga tylko N(M+1)/2 takich układów. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja liczby tych układów podczas projektowania dedykowanych układów obliczeniowych jest sprawą nadrzędną. Idea syntezy algorytmu oparta jest na wykorzystaniu do wyznaczania cząstkowych iloczynów skalarnych metody S. Winograda. Zaprezentowany w artykule algorytm może być z powodzeniem zastosowany do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowany w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 510-512
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of parametric algorithm for asynchronously gathered measurement data based on the FPGA technology
Autorzy:
Janowski, T.
Szworski, K.
Zając, R.
Powiązania:
https://bibliotekanauki.pl/articles/332532.pdf
Data publikacji:
2009
Wydawca:
Polskie Towarzystwo Akustyczne
Tematy:
hardware implementation
FPGA technology
hydroacoustic system
Opis:
The hydroacoustic system based on DOA estimation utilizes passive antenna composed of many hydrophones. The samples of the arriving acoustic signal must be gathered synchronously from each hydrophone. This enables to take advantage of parametric processing signals methods. These methods make possible determination of the amplitude and the phase relationship among particular hydrophones. The newest complex systems made up of many sub modules uses network solutions. In the case of Ethernet network some standards (e.g. Precision Time Protocol) are defined to enable synchronization of the data (samples) gathered from many hydrophones by the clock synchronization. When the antenna consists of few hydrophones then the special concentrator connected point-to-point to hydrophones can be utilized. This article discusses the issue related to PTP as well as concentrator based on FPGA technology, which uses simple UDP protocol. In the case of concentrator the synchronous method of the I/Q detection which not requires synchronous samples acquisition is also presented.
Źródło:
Hydroacoustics; 2009, 12; 83-90
1642-1817
Pojawia się w:
Hydroacoustics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja regulatora PID w strukturze FPGA
The FPGA implementation of the PID controller
Autorzy:
Ziębiński, A.
Glinianowicz, M.
Lachowski, G.
Powiązania:
https://bibliotekanauki.pl/articles/156240.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
regulator PID
FPGA
PID controller
implementation
Opis:
W pracy przedstawiono sposób realizacji regulatora PID na matrycy FPGA. Omówiono implementację, wyniki symulacji stworzonego teoretycznego projektu oraz sposób jego fizycznej realizacji. Przedmiotem zainteresowania są możliwości wykonania w postaci cyfrowej jednego z typowych układów regulujących procesami, które dostosowują sygnał sterujący urządzeniem na podstawie aktualnej wartości wyjściowej obiektu. Zastosowana matryca jest rekonfigurowalnym układem ogólnego przeznaczenia, który po zaprogramowaniu pozwoli użytkownikowi wykorzystywanie jej jako regulatora PID bez konieczności nabywania specjalizowanego urządzenia.
This article contains the method of realization the PID controller using the FPGA array. There were described the implementation, results of the simulation of the theoretical project and the methods of physical realization. The main topic is realizability of the digital version of the typical process controller, which adjusts the command signal basing on the output of the device. The used array is reconfigurable general purpose circuit, which after being programmed one can use as a PID controller without necessity of purchasing the specialistic device.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 523-525
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of a decision tree classifier for object recognition applications
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/114595.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
decision tree
hardware implementation
FPGA
object recognition
Opis:
Hardware implementation of a widely used decision tree classifier is presented in this paper. The classifier task is to perform image-based object classification. The performance evaluation of the implemented architecture in terms of resource utilization and processing speed are reported. The presented architecture is compact, flexible and highly scalable and compares favorably to software-only solutions in terms of processing speed and power consumption.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 379-381
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
The AES ciper standard implementation on FPGA for hardware accelerated computing
Autorzy:
Gielata, A.
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/152602.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Rijndael
AES
implementacja sprzętowa
FPGA
hardware implementation
Opis:
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 48-50
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
High-performance FPGA Architecture for Data Streams Processing on Example of IPsec Gateway
Autorzy:
Korona, M.
Skowron, K.
Trzepinski, M.
Rawski, M.
Powiązania:
https://bibliotekanauki.pl/articles/227331.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
IPsec
FPGA
hardware implementation
data stream processing
Opis:
In modern digital world, there is a strong demand for efficient data streams processing methods. One of application areas is cybersecurity - IPsec is a suite of protocols that adds security to communication at the IP level. This paper presents principles of high-performance FPGA architecture for data streams processing on example of IPsec gateway implementation. Efficiency of the proposed solution allows to use it in networks with data rates of several Gbit/s.
Źródło:
International Journal of Electronics and Telecommunications; 2018, 64, 3; 351-356
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projektowanie i implementacja inteligentnych czujników w technologii FPGA
Design and Implementation of smart sensore in FPGA
Autorzy:
Petko, M.
Powiązania:
https://bibliotekanauki.pl/articles/151813.pdf
Data publikacji:
2003
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
projektowanie
implementacja
inteligentne czujniki
technologia FPGA
implementation
design
smart sensors in FPGA
Opis:
Ważną techniką pozwalającą na lokalizację uszkodzeń jest pomiar obciążeń w czasie pracy, jednakże bezpośredni pomiar jest często trudny lub nawet niemożliwy. W artykule omówiono realizację idei, opartego na sieci neuronowej, inteligentnego sensora, estymujacego obciążenie w oparciu o odpowiedź struktury: asymetrycznej ramy stalowej i przedniego podwozia samolotu. Opracowana metoda implementacji w układach ASIC/FPGA pozwala na automatyzację najbardziej czasochłonnych i podatnych na błędy zadań. Kod używany do syntezy sprzetu może być rownież używany w Matlabie/Simulinku, pozwalając na symulację na poziomie systemu. Na zakończenie przedstawiono analizę jakości działania sensora w czasie eksperymentu.
An important technique enabling fault localisation is operational load measurement; however direct measurement is often difficult or even impossible. The paper deals with the realisation of the idea of a neural network based "smart sensor", which estimates load based on a response of a structure: an asymetric steel frame and then front landinggear of an airplane. Developed methodology of implementation in ASIC/FPGA allows for automation of most time-consuming and error prone tasks. The code for hardware synthesis can be also used in Matlab/Simulink, enabling highlevel system simulation. Finally, performance of the smart sensor during experiment is analysed.
Źródło:
Pomiary Automatyka Kontrola; 2003, R. 49, nr 11, 11; 38-40
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low-cost hardware implementations of Salsa20 stream cipher in programmable devices
Autorzy:
Sugier, J.
Powiązania:
https://bibliotekanauki.pl/articles/2069359.pdf
Data publikacji:
2013
Wydawca:
Uniwersytet Morski w Gdyni. Polskie Towarzystwo Bezpieczeństwa i Niezawodności
Tematy:
FPGA
stream cipher
hardware implementation
pipelining
iterative architecture
Opis:
Salsa20 is a 256-bit stream cipher that has been proposed to eSTREAM, ECRYPT Stream Cipher Project, and is considered to be one of the most secure and relatively fastest proposals. This paper describes hardware implementation of various architectures of this cipher in popular Field Programmable Gate Arrays (FPGA). The implemented architectures are based on the loop-unrolled data flow organization and after pipelining they can reach the throughput in the range of 20 – 30 Gbps even after fully automatic implementation in popular low-cost families of Spartan-3 and Spartan-6 from Xilinx. More resource-limited iterative architectures achieve speed of 1 – 2 Gbps. The results that are included in this work present potential of the algorithm when it is implemented in a specific FPGA environment and provide some information for evaluation of cipher effectiveness in contemporary popular programmable devices.
Źródło:
Journal of Polish Safety and Reliability Association; 2013, 4, 1; 121--128
2084-5316
Pojawia się w:
Journal of Polish Safety and Reliability Association
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hardware implementation of a Takagi-Sugeno neuro-fuzzy system optimized by a population algorithm
Autorzy:
Dziwiński, Piotr
Przybył, Andrzej
Trippner, Paweł
Paszkowski, Józef
Hayashi, Yoichi
Powiązania:
https://bibliotekanauki.pl/articles/2031120.pdf
Data publikacji:
2021
Wydawca:
Społeczna Akademia Nauk w Łodzi. Polskie Towarzystwo Sieci Neuronowych
Tematy:
hardware implementation of fuzzy systems
FPGA
population algorithm
Opis:
Over the last several decades, neuro-fuzzy systems (NFS) have been widely analyzed and described in the literature because of their many advantages. They can model the uncertainty characteristic of human reasoning and the possibility of a universal approximation. These properties allow, for example, for the implementation of nonlinear control and modeling systems of better quality than would be possible with the use of classical methods. However, according to the authors, the number of NFS applications deployed so far is not large enough. This is because the implementation of NFS on typical digital platforms, such as, for example, microcontrollers, has not led to sufficiently high performance. On the other hand, the world literature describes many cases of NFS hardware implementation in programmable gate arrays (FPGAs) offering sufficiently high performance. Unfortunately, the complexity and cost of such systems were so high that the solutions were not very successful. This paper proposes a method of the hardware implementation of MRBF-TS systems. Such systems are created by modifying a subclass of Takagi-Sugeno (TS) fuzzy-neural structures, i.e. the NFS group functionally equivalent to networks with radial basis functions (RBF). The structure of the MRBF-TS is designed to be well suited to the implementation on an FPGA. Thanks to this, it is possible to obtain both very high computing efficiency and high accuracy with relatively low consumption of hardware resources. This paper describes both, the method of implementing MRBFTS type structures on the FPGA and the method of designing such structures based on the population algorithm. The described solution allows for the implementation of control or modeling systems, the implementation of which was impossible so far due to technical or economic reasons.
Źródło:
Journal of Artificial Intelligence and Soft Computing Research; 2021, 11, 3; 243-266
2083-2567
2449-6499
Pojawia się w:
Journal of Artificial Intelligence and Soft Computing Research
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmów sterowania w układach FPGA na przykładzie robota równoległego
Implementation of control algorithms in FPGA on an example of a parallel robot
Autorzy:
Petko, M.
Karpiel, G.
Uhl, T.
Powiązania:
https://bibliotekanauki.pl/articles/156677.pdf
Data publikacji:
2006
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja algorytmów sterowania
układy FPGA
robot równoległy
implementation of control algorithms
FPGA
parallel robot
Opis:
W artykule przedstawiono problemy związane z implementacją algoryt-mów sterowania w układach FPGA. Zaproponowane rozwiązanie oparte jest na architekturze "System-on-Programmable-Chip" z wprogramowa-nym mikroprocesorem, która pozwala na mieszaną, sprzętowo-programową implementację i badanie możliwych realizacji algorytmu. Jako przykład zastosowania przedstawiono sterowanie neuronowe robotem do frezowania o trzech stopniach swobody. Sterownik jest oparty na neu-ronowym modelu dynamiki odwrotnej manipulatora, uczonym na danych zebranych z użyciem stabilizującego sterownika wykorzystującego strukturalny model analityczny manipulatora. Dla porównania obydwa sterowniki zostały zaimplementowana w systemie o tej samej architekturze.
The paper presents problems related to implementation of control algorithms in FPGA. Proposed solution is based on System-on-Programmable-Chip architecture with soft-processor that allows for mixed, hardware/software implementation and exploration of possible control algorithm realizations. The case study is a neural controller for 3-DOF parallel robot for milling. The controller is based on neural model of the inverse dynamics of the manipulator, trained on data collected with the use of a computed torque stabilizing controller. For comparison, both controllers were implemented in a system of the same architecture.
Źródło:
Pomiary Automatyka Kontrola; 2006, R. 52, nr 5, 5; 27-30
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 24

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies