Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "BIST" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-13 z 13
    Tytuł:
    Zmniejszanie poboru mocy w samotestujących układach cyfrowych
    Low power in BIST
    Autorzy:
    Puczko, M.
    Murashko, I.
    Yarmolik, S. V.
    Powiązania:
    https://bibliotekanauki.pl/articles/155698.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    niski pobór mocy
    test-per-clock
    wbudowane samotestowanie
    przerzutnik -T
    przerzutnik D
    low power BIST
    flip-flop-T-D
    BIST
    Opis:
    W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
    The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 3-5
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie logiki rozmytej do diagnostyki uszkodzeń części analogowych w elektronicznych systemach wbudowanych
    Application of fuzzy logic to fault diagnosis of analog parts in electronic embedded systems
    Autorzy:
    Czaja, Z.
    Załęski, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/157610.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    diagnostyka uszkodzeń
    BIST
    logika rozmyta
    mikrokontrolery
    elektroniczne systemy wbudowane
    fault diagnosis
    fuzzy logic
    microcontrollers
    electronic embedded systems
    Opis:
    W pracy przedstawiono nowe podejście zastosowania modelowania rozmytego do diagnostyki uszkodzeń części analogowej elektronicznych systemów wbudowanych mieszanych sygnałowo przy wykorzystaniu środków programowych i sprzętowych mikrokontrolera sterującego systemem. Zaprezentowano sposób tworzenia słownika uszkodzeń, najważniejsze parametry rozmytych modeli detekcji i lokalizacji uszkodzeń oraz opis działania programowego procesora logiki rozmytej.
    This paper presents employing the fuzzy modeling for faults diagnostic in analog parts of electronic mixed-signal embedded systems utilizing soft and hardware resources of microcontrollers that control these systems. The article introduces additionally the way of creating the fault dictionary, characterizes main parameters of fuzzy faults detection and localisation models and describes the manner of operating on the fuzzy soft decision processor.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 9 bis, 9 bis; 735-738
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    TPG and SA with low power consumption
    Projektowanie generatorów testów (TPG) oraz analizatorów sygnatur (SA) o obniżonym poborze mocy
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/157457.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    TPG
    SA
    M-sequence
    Geffe generator
    BIST
    low power
    test-per-clock
    two-pattern testing
    M–sekwencja
    generator Geffego
    niski pobór mocy
    Opis:
    In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.
    Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 10, 10; 1040-1045
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Testowanie dynamicznych uszkodzeń typu przesłuchy w sieciach połączeń przy użyciu rejestrów pierścieniowych R-LFSR
    On the use of a ring LFSR for testing crosstalk faults in interconnect networks
    Autorzy:
    Hławiczka, A.
    Gucwa, K.
    Garbolino, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/151798.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    rejestr liniowy
    rejestr pierścieniowy
    generator testów
    przesłuchy
    samotestowanie
    sieć połączeń
    test pattern generator
    crosstalks
    BIST
    LFSR
    R LFSR
    interconnect net
    Opis:
    W pracy przedstawiono nową metodę wykrywania przesłuchów w połączeniach. Testowaniu poddaje się tylko te połączenia FPGA, które będą wykorzystywane przez docelową aplikację. Zaproponowana struktura testera wbudowanego (BIST) wykorzystuje rejestr pierścieniowy 3n R LFSR, który w swojej części odpowiedzialnej za generowanie par testowych ma podwojoną liczbę przerzutników. Do testowanej sieci n połączeń jest podłączony tylko co drugi przerzutnik. Taka struktura generuje wszystkie pary niezbędne do pobudzenia przesłuchów co jest niemożliwe w klasycznej strukturze R-LFSR. Eksperymenty potwierdziły skuteczność testera BIST w pobudzaniu określonych przesłuchów.
    A new method of detection of crosstalk faults is presented in the paper. An interconnect network employed by a target application is a sole subject of the test. The detection of crosstalk fault requires stimulation of the interconnect network under test (INUT) with two consecutive test patterns. The test patterns have to be applied to inputs of the INUT at a nominal clock frequency. So using the Built In Self Test (BIST) is a must. The proposed BIST structure is based on a ring register called 3n R LFSR (Fig.1). In contrast to a typical ring register, the 3n R LFSR contains a double number 2n of flip flops in its part that is responsible for two test pattern generation. The n lines of the INUT are fed from the outputs of every second flip flop of that part of the register. Such structure of the BIST is capable of generating all two test patterns that are required to stimulate crosstalk faults in the INUT, which is impossible in the case of a classical R LFSR. At the beginning of a test session the 3n-R-LFSR is seeded with a chosen value. After g clock cycles the final state (signature) is read. In more complex cases crosstalk can be observed only if a number k of lines being aggressors change their state simultaneously. The experiments proved that for k << n it is possible to find the initial seed being the beginning of a test sequence, that stimulate all required crosstalks. The length of the test sequence and simulation time ? necessary for finding initial seed is acceptable (Tab. 3).
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 572-574
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Spektakl w teatrze marionetek. O wierszu Stanisława Barańczaka Bist Du bei mir raz jeszcze
    A performance in a puppet show. On Stanisław Barańczak’s poem Bist Du bei mir once again
    Autorzy:
    Dembińska-Pawelec, Joanna
    Powiązania:
    https://bibliotekanauki.pl/articles/1040885.pdf
    Data publikacji:
    2019-06-15
    Wydawca:
    Uniwersytet im. Adama Mickiewicza w Poznaniu
    Tematy:
    Stanisław Barańczak
    Bist Du bei mir
    Johann Sebastian Bach
    Adam Mickiewicz
    G. Herbert
    mystical poetry
    Opis:
    This essay presents an interpretation of Stanisław Barańczak’s Bist du bei mir – a poem that has often been the subject of literary studies. The author refers to the poem’s motto – a fragment of an aria by Gottfried Heinrich Stölzel from Clavierbüchlein für Anna Magdalena Bach, often falsely attributed to Johann Sebastian Bach. She also points at the context of mystical poetry: Adam Mickiewicz’s epigrams from Zdania i uwagi z dzieł Jakuba Bema, Anioła Ślązaka (Angelus Silesius) i Sę-Martena [Sentences and remarks. From the works of Jacob Böhme, Angelus Silesius, and St. Martin] and G. Herbert’s poems translated by Barańczak. In the author’s reading, the poet, in an ironic gesture of reference, strips the reader of literarydelusions, discovering deeply tragic dimensions of life and, possibly, also of personal experience of suffering.
    Źródło:
    Poznańskie Studia Polonistyczne. Seria Literacka; 2019, 36; 195-211
    1233-8680
    2450-4947
    Pojawia się w:
    Poznańskie Studia Polonistyczne. Seria Literacka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Skuteczny generator testów dla przesłuchów w połączeniach
    Effective BIST for Crosstalk Faults in Inter-connects
    Autorzy:
    Rudnicki, T.
    Garbolino, T.
    Gucwa, K.
    Hławiczka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/154381.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    rejestr liniowy
    generator testów
    przesłuchy
    samotestowanie
    system jednoukładowy
    sieć połączeń
    test pattern generator
    crosstalks
    BIST
    LFSR
    SoC
    interconnect net
    Opis:
    W pracy zasygnalizowano konieczność testowania przesłuchów metodą test-per-clock przy pełnej szybkości zegara w sieciach długich połączeń między modułami w jednoukładowych systemach typu SoC. Do generacji testów zaproponowano rejestr LFSR (ang. Linear Feedback Shift Register) z wielomianem pierwotnym oraz z podwojoną liczbą przerzutników, w którym tylko co drugi przerzutnik jest podłączony do testowanej sieci połączeń. Przeprowadzono eksperymenty symulacyjne sprawdzające skuteczność ich wykorzystania do testowania przesłuchów objawiających się albo chwilowym zakłóceniem (szpilką) albo opóźnieniem zbocza.
    The paper is devoted to a test-per-clock method of an at-speed testing of crosstalk faults in long interconnects between cores in a System-on-a-Chip. A LFSR composed of 2n flip-flops and implementing primitive polynomial was used as a Test Pattern Generator (TPG) for an interconnect network comprised of n nets. In our approach every second output of the LFSR is connected to the Interconnect Network Under Test. Simulation-based experiments were carried out to verify effectiveness of vector sequences produced by the proposed TPG in detection of crosstalk faults provoked at victim net by simultaneous occurrence of rising (falling) edges 01(10) at k aggressor lines. Crosstalk faults causing occurrence of a positive (negative) glitch at a victim line having constant value 00(11) as well as ones that lead to delaying an edge with an opposite direction 10(01) at a victim line were taken into consideration. The experimental results show that for n ? {8,12,16,20,24,28,32} and k << n all above-mentioned crosstalk faults can be detected by a test sequence having an acceptable length.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 432-434
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realizacja samo-testowania części analogowych elektronicznych systemów wbudowanych z wykorzystaniem mikrokontrolerów rodziny XMEGA A
    Realization of self-testing of analog parts of electronic embedded systems based on XMEGA A family microcontrollers
    Autorzy:
    Czaja, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/157716.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikrokontrolery
    przetworniki A/C
    samotestowanie
    układy BIST
    microcontrollers
    ADCs
    self-testing
    measurement
    BISTs
    Opis:
    Przedstawiono mikrosystem pomiarowy zbudowany z zasobów sprzętowych mikrokontrolera ATXmega32A4 pełniący funkcję układu testera wbudowanego przeznaczonego do samotestowania części analogowych elektronicznych systemów wbudowanych. Samotestowanie opiera się na metodzie diagnostycznej, w której układ badany pobudzany jest impulsem prostokątnym, a jego odpowiedź czasowa próbkowana przez przetwornik A/C mikrokontrolera. Licznik mikrokontrolera ustala czas trwania impulsu oraz momenty próbkowania.
    A measurement microsystem based on hardware resources of the ATXmega32A4 microcontroller working as a BIST (Built-in Self Tester) used for self-testing of analog parts of embedded electronic systems is presented in the paper. Self-testing is based on the fault method [5], in which a tested analog part is stimulated by a single square pulse and its time response is sampled K times (K = 3) by the ADC (Analog to Digital Converter) (Fig. 1). A microcontroller timer determines the duration time of the square pulse and sets the sample moments of the ADC. The self-testing approach consists of: the pre-testing stage of fault dictionary creation (the fault dictionary has the form of a family of identification curves (Fig. 2)), the measurement procedure and the fault classification procedure. The proposed BIST consists of one timer working in the Compare Mode, an event system and a 12-bit ADC of the microcontroller (Fig. 3). The events generated by channels CHA, CHB and CHC compare matches of the timer are routed via the event system to the ADC (Fig. 7). They trigger measurements on three ADC channels CH0, CH1 and CH2 adequately (Fig. 4). The channel CHD compare match event is used to set up the duration time of the stimulant pulse. The BIST works according to the measurement procedure whose timing is shown in Fig. 5 and the algorithm in Fig. 6. The main advantages of the presented solution are better BIST parameters and the simpler measurement algorithm in comparison to the previous solutions [5-7].
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 4, 4; 368-371
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metody obniżania poboru mocy podczas testowania wewnątrzukładowego
    Low power in BIST
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154021.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    niski pobór mocy
    test-per-clock
    BIST
    przerzutnik -T
    przerzutnik D
    low power BIST
    flip-flop-T
    flip-flop-D
    Opis:
    W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Główna idea opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
    Nowadays during organizing built-in self testing the most spread and best known are scan design techniques based on the full or partly scanning path. The first testing vector is put into testing system by SP (Scanning Path) data. Shifting information takes place during clock pulses, and the number of shifts is equal to the number of flip-flops in SP. Then, one synchronization pulse is used to write system changes in adequate SP positions. Next, SP values are applied to the output of the circuits, and at the same time on the date input SP follow next testing vector. So, if the SP is built of k-elements, there are needed k+1 clock pulses to put one testing vector. This realization is non effective because of high power consumption. Firstly, in modern BIST systems there are used many D-flip flops (memory elements). Even when there are used many SPs, the number of positions in each SP can reach a few thousands. In this case to put a new testing vector it is necessary to use a few thousand of synchronization pulses. Simultaneously the high amount of energy is needed, because each new testing vector needs one synchronization pulse. Secondly, during shifting data in SP in a testing circuit there are empty switchings, which requires energy. So, to minimize the power consumption test-per-clock technique is used. In this paper the new idea of minimizing power dissipation in BIST with test-per-clock technique is presented. The main idea of the new solution is to stop putting synchronization pulses to flip-flops in which their state has not changed in the current synchronization pulses. It will allow eliminating not necessary switching activity in BIST and, what is more, it will allow to decrease power consumption and Weighted Switching Activity.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 672-674
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda testowania i diagnostyki specjalizowanych urządzeń sterowania ruchem drogowym
    Method of testing and diagnostics of specialized road traffic control devices
    Autorzy:
    Firląg, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/309606.pdf
    Data publikacji:
    2017
    Wydawca:
    Instytut Naukowo-Wydawniczy "SPATIUM"
    Tematy:
    sterowanie ruchem drogowym
    urządzenia sterowania ruchem drogowym
    BIST
    bezpieczeństwo ruchu drogowego
    road traffic control
    traffic control devices
    road safety
    built-in self-test
    Opis:
    Użycie układów programowalnych do realizacji specjalizowanych urządzeń sterowania ruchem drogowym wymaga specyficznego podejścia do modelowania i testowania tych urządzeń. Ważna rola tych urządzeń w systemie sterowania i duży wpływ na bezpieczeństwo ruchu, wymaga wykorzystania nowoczesnych metod testowania i diagnostyki. W artykule przedstawiona została metoda testowania i diagnostyki specjalizowanych sterowników ruchu drogowego. Omówiono rozwiązania umożliwiające wykrycie błędów i uszkodzeń realizacji urządzeń oraz uszkodzeń powstających podczas eksploatacji. Uszkodzenia te możliwe są do wykrycia jedynie podczas testowania fizycznego urządzenia lub jego prototypu. Przedstawiono metody realizacji wbudowanego testowania sterowników BIST. Zaproponowano architektury BIST zarówno dla testowania współbieżnego jak i prewencyjnego. Przeanalizowano wpływ różnych struktur BIST na parametry użytkowe sterowników.
    The use of programmable systems for realization of specialized road traffic control devices requires a specific approach to modelling and testing of the devices. A significant role of these devices within the traffic control system as well as an enormous impact on traffic safety demands application of modern methods of testing and diagnostics. The paper presents the method of testing and diagnostics of specialized road traffic controllers. Solutions have been discussed allowing for detection of errors and defects within device realization, and defects arising during exploitation. These defects are possible to be detected only during physical testing of the device or its prototype. Methods of realization of built-in self-test (BIST) have been presented. BIST architectures have been proposed both for concurrent as well as preventive testing. The influence of various BIST structures on operational parameters of controllers have been analysed.
    Źródło:
    Autobusy : technika, eksploatacja, systemy transportowe; 2017, 18, 12; 869-872, CD
    1509-5878
    2450-7725
    Pojawia się w:
    Autobusy : technika, eksploatacja, systemy transportowe
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Low power BIST
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/114375.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    low power
    BIST
    test pattern generator
    signature analyzer
    test-per-scan
    test-per-clock
    power consumption
    Opis:
    In the last years designers have mainly concentrated on low power consumption in mobile computing devices and cellular phones. In this paper, new solutions for reducing the switching activity of BIST environment for the scan-organized Built-In Self-Test (BIST) architectures is presented. The key idea behind this technique is based on the design of a new structure of LFSR to generate more than one pseudo random bit per one clock pulse. Theoretical calculations were hardware verified in two digital system design environments: WebPACK ISE by Xilinx and Quartus II by Altera. Power consumption measure tools were Xilinx XPower and Altera PowerPlay Power Analyzer Tool. The practical verification covers the power consumption of the Test Pattern Generator (TPG) as well as the complete BIST. The obtained results are over a dozen percent better compared to similar works.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 323-326
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Lokalizacja uszkodzeń w częściach analogowych wbudowanych systemów elektronicznych z uwzględnieniem tolerancji elementów
    Fault localization in analog parts of embedded electronic systems taking into account tolerances of elements
    Autorzy:
    Czaja, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/153112.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    detekcja i lokalizacja uszkodzeń
    samotestowanie
    BIST
    elektroniczne systemy wbudowane
    mikrokontrolery
    fault detection and localization
    self-testing
    electronic embedded systems
    microcontrollers
    Opis:
    W artykule przedstawiono nową metodę detekcji i lokalizacji uszkodzeń parametrycznych elementów pasywnych w częściach analogowych elektronicznych systemów wbudowanych sterowanych mikrokontrolerami. Metoda pozwala na detekcję i lokalizację uszkodzeń w układach z tolerancjami. W części pomiarowej metody badany układ pobudzany jest impulsem prostokątnym generowanym przez mikrokontroler, a jego odpowiedź jest próbkowana przez wewnętrzny przetwornik A/C mikrokontrolera. Następnie mikrokontroler wykonuje detekcję i lokalizację uszkodzeń opierając się na algorytmie bazującym na słowniku uszkodzeń, wygenerowanym na podstawie rodziny pasów lokalizacyjnych opisującej właściwości układu badanego.
    In the paper the new method of soft fault detection and localisation of passive elements in analog parts of electronic embedded systems controlled by microcontrollers is presented. The method enables to detect and to localize faults in circuits with tolerances. In the measurement part of the method the tested circuit is stimulated by a square impulse generated by the microcontroller, and its response is sampled by the internal ADC of the microcontroller. Next, the microcontroller realizes the fault detection and localisation according to the algorithm, which bases on the fault dictionary. The fault dictionary was generated from the family of localisation belts, which describes proprieties of the tested circuit.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 9 bis, 9 bis; 731-734
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Embryonic Architecture with Built-in Self-test and GA Evolved Configuration Data
    Autorzy:
    Malhotra, Gayatri
    Duraiswamy, Punithavathi
    Kishore, J.K.
    Powiązania:
    https://bibliotekanauki.pl/articles/27311869.pdf
    Data publikacji:
    2023
    Wydawca:
    Polska Akademia Nauk. Czasopisma i Monografie PAN
    Tematy:
    embryonic
    BIST
    Self-test
    Genetic Algorithm
    Cartesian Genetic Programming
    Opis:
    The embryonic architecture, which draws inspiration from the biological process of ontogeny, has built-in mechanisms for self-repair. The entire genome is stored in the embryonic cells, allowing the data to be replicated in healthy cells in the event of a single cell failure in the embryonic fabric. A specially designed genetic algorithm (GA) is used to evolve the configuration information for embryonic cells. Any failed embryonic cell must be indicated via the proposed Built-in Selftest (BIST) the module of the embryonic fabric. This paper recommends an effective centralized BIST design for a novel embryonic fabric. Every embryonic cell is scanned by the proposed BIST in case the self-test mode is activated. The centralized BIST design uses less hardware than if it were integrated into each embryonic cell. To reduce the size of the data, the genome or configuration data of each embryonic cell is decoded using Cartesian Genetic Programming (CGP). The GA is tested for the 1-bit adder and 2-bit comparator circuits that are implemented in the embryonic cell. Fault detection is possible at every function of the cell due to the BIST module’s design. The CGP format can also offer gate-level fault detection. Customized GA and BIST are combined with the novel embryonic architecture. In the embryonic cell, self-repair is accomplished via data scrubbing for transient errors.
    Źródło:
    International Journal of Electronics and Telecommunications; 2023, 69, 2; 211--217
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Demonstrator testera wbudowanego BIST dla układów w pełni różnicowych
    Demonstrator of BIST for testing and diagnosis of fully differential circuits
    Autorzy:
    Toczek, W.
    Kaczmarczyk-Mróz, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/151553.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    ocena zgodności wyrobów
    testery wbudowane BIST
    diagnostyka uszkodzeń
    conformity assessment
    built-in self-test
    fault diagnosis
    Opis:
    Przedstawiono demonstrator testera wbudowanego, przeznaczony do pracy na stanowisku dydaktycznym w laboratorium z przedmiotu Zaawansowane Metody Pomiarowe i Diagnostyczne. Na stanowisku studenci zapoznają się z technologią BIST (ang. Built-In Self-Test), która jest przykładem wdrożenia strategii projektowania dla testowania.
    A demonstrator of Built-In Self-Tester (BIST) for testing and diagnosis of fully differential circuits is presented. The demonstrator works on the educational stand in the Laboratory of Advanced Measurement and Diagnostic Methods, where students are familiarized with BIST technology, which is an example of implementation of Design-for-Test strategy. In the BIST, a testing method is applied, which employs the excitation of the circuit under test by a common-mode signal. Fault location is performed with use of a fault dictionary. Laboratory tasks include: fault detection, analysis and validation of diagnostic method, fault dictionary construction, fault location and calculation of test quality metrics. Students evaluate test quality metrics using a probabilistic approach to the analysis of measurement process in accordance with guidance provided by the Joint Committee for Guides in Metrology (JCGM) in “Evaluation of measurement data – The role of measurement uncertainty in conformity assessment” JCGM 106: 2012.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 2, 2; 98-100
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-13 z 13

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies