Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Cariow, A." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Generalized multiresolution discrete orthogonal transforms
    Uogólnione wielorozdzielcze dyskretne transformacje ortogonalne
    Autorzy:
    Andreatto, B.
    Cariow, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/972134.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    multiresolution transformation
    fast transform
    arithmetic complexity reduction
    multiresolution analysis
    vector-matrix notation
    transformacja wielorozdzielcza
    szybka transformacja
    redukcja złożoności obliczeniowej
    analiza wielorozdzielcza
    notacja wektorowo-macierzowa
    Opis:
    This paper presents an idea of the multiresolution discrete orthogonal transforms. One possible approach to realization of this multiresolution transform is implementation of the rationalized algorithm for computing the coefficients creating the consecutive resolution levels. The paper also presents an example of synthesis of the fast algorithm for computing the coefficients of the multiresolution discrete Hartley transform. For the description of the compuatational procedures we use a vector-matrix notation.
    W artykule przedstawiono uogólnioną wielorozdzielczą dyskretną transformację ortogonalną. Zdefiniowana w niniejszej pracy transformacja pozwala na analizę sygnału na wielu poziomach rozdzielczości. Poziomy te są stanowione poprzez współczynniki częstotliwościowe uzyskiwane w procesie realizacji szybkich dyskretnych transformat ortogonalnych np. dyskretnej transformaty Fouriera (DFT), dyskretnej transformaty kosinusowej (DCT), dyskretnej transformaty Hartley’a, czy też dyskretnej transformaty slant, w odniesieniu do kolejnych fragmentów badanego sygnału. Przedstawiony w niniejszym artykule schemat postępowania jest słuszny dla sygnałów o liczbie próbek będącej naturalną potęgą liczby dwa. Zastosowanie szybkich algorytmów realizacji poszczególnych przekształceń na kolejnych poziomach rozdzielczości, pozwala na uzyskanie znaczącej redukcji liczby wykonywanych działań arytmetycznych, w porównaniu do metody polegającej na bezpośrednim mnożeniu macierzy bazy i wektora kolumnowego danych wejściowych. W przedłożonej pracy, do opisu poszczególnych procedur obliczeniowych posłużono się rachunkiem wektorowo-macierzowym, który jest adekwatny do opisu przestrzenno-czasowych struktur procesów obliczeniowych, jak również umożliwia w sposób bezpośredni odwzorowanie tychże struktur w przestrzeni realizacji programowych i sprzętowych. W artykule zaprezentowano również przykład syntezy szybkiego algorytmu realizacji wielorozdzielczej dyskretnej transformaty Hartley’a dla sygnału jednowymiarowego o liczbie próbek wynoszącej osiem.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 830-832
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Some Schemes for Implementation of Arithmetic Operations with Complex Numbers Using Squaring Units
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/114347.pdf
    Data publikacji:
    2017
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    complex number arithmetic
    squaring unit
    implementation complexity reduction
    hardware implementation
    Opis:
    In this paper, new schemes for a squarer, multiplier and divider of complex numbers are proposed. Traditional structural solutions for each of these operations require the presence of some number of general-purpose binary multipliers. The advantage of our solutions is a removing of multiplications through replacing them by less costly squarers. We use Logan's trick and quarter square technique, which propose to replace the calculation of the product of two real numbers by summing the squares. Replacing usual multipliers with digital squares implies the reducing power consumption as well as decreases the complexity of the hardware circuit. The squarer requiring less area and power as compared to general-purpose multiplier, it is interesting to assess the use of squarers to implementation of complex arithmetic.
    Źródło:
    Measurement Automation Monitoring; 2017, 63, 6; 209-211
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
    Równoległy sprzętowo zorientowany algorytm mnożenia macierzy stałych przez wektor ze zredukowaną złożonością multiplikatywną
    Autorzy:
    Cariow, A.
    Cariow, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/156257.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    constant coefficient matrix-vector multiplier
    hardware complexity reduction
    FPGA implementation
    układ mnożenia macierzy
    redukcja złożoności sprzętowej
    implementacja na FPGA
    Opis:
    This paper presents the algorithmic aspects of organization of a lowcomplexity fully parallel processor unit for constant matrix-vector products computing. To reduce the hardware complexity (number of twooperand multipliers), we exploit the Winograd’s inner product calculation approach. We show that by using this approach, the computational process of calculating the constant matrix-vector product can be structured so that it eventually requires fewer multipliers than the direct implementation of matrix-vector multiplication.
    W pracy został przedstawiony sprzętowo-zorientowany algorytm wyznaczania iloczynu wektora przez macierz stałych. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego N2 układów mnożących proponowana równoległa struktura wymaga tylko N(M+1)/2 takich układów. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja liczby tych układów podczas projektowania dedykowanych układów obliczeniowych jest sprawą nadrzędną. Idea syntezy algorytmu oparta jest na wykorzystaniu do wyznaczania cząstkowych iloczynów skalarnych metody S. Winograda. Zaprezentowany w artykule algorytm może być z powodzeniem zastosowany do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowany w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 510-512
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Koncepcyjne aspekty projektowania inteligentnego umundurowania dla osób prowadzących akcje ratownicze i interwencyjne
    Conceptual aspects of smart uniform designing for rescue and emergency assisting
    Autorzy:
    Kraszewski, J.
    Cariow, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156362.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    odzież elektroniczna
    umundurowanie inteligentne
    intelligent outfit
    smart clothing
    wearable electronics
    Opis:
    W artykule zostały opisane koncepcyjne aspekty projektowania umundurowania inteligentnego, przeznaczonego do wspomagania akcji ratunkowych. Umundurowanie składa się z hełmu, odzieży tekstronicznej oraz bransoletki. Hełm wyposażony jest w dwie kamery monitorujące przestrzeń z przodu i z tyłu. Na uniformie umieszczone są czujniki parametrów fizjologicznych i środowiska zewnętrznego oraz moduł elektroniki i zasilania. Bransoletka służy do śledzenia położenia i aktualnego stanu (ruch, bezruch, upadek).
    This paper describes conceptual aspects of designing smart uniforms for rescue and emergency assisting. It is assumed that a uniform will consist of a helmet, textronic clothing and a bracelet. These componentsof the uniform are shown in Fig. 1. The helmet is equipped with two video cameras monitoring the space before and after the operation area. Clothing includes a variety of optional features for each type of intervention teams, i.e. various sensors, physiological and environmental parameters and the electronic module that provides collection and two-way exchange of information with the command center of the action through appropriate transmission channels. The bracelet is used to track the location and current state (movement, stillness, and fall) of a person intervening in the monitored area of action. These basic and optional components of the uniform are presented in Tab. 1. Additionally, the system complements the external equipment to assist the collection of distorted signals in a lossy environment. The biggest obstacle in the development of smart clothing is still a problem of multiple washing fabrics with elements of electronics. The advantage of the currently used products is a comprehensive approach to uniform, as a comprehensive system to ensure protection. A smart uniform is not just another gadget, but equipment to protect life and health of its users, but may be a subject to fashion trends [14], utility and styling. Such clothing should not cause discomfort to the user, but should support and facilitate the operation in hazardous conditions.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 687-689
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A rationalized algorithm for complex-valued inner product calculation
    Zracjonalizowany algorytm wyznaczania zespolonego iloczynu skalarnego
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/156555.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    zespolony iloczyn skalarny
    redukcja złożoności obliczeniowej
    complex-valued inner product
    arithmetic complexity reduction
    Opis:
    This paper presents a rationalized algorithm for calculating a complex-valued inner product. The main idea of algorithm synthesis uses the well-known opportunity to calculate the product of two complex numbers with three multiplications and five additions of real numbers. Thus, the proposed algorithmic solution reduces the number of real multiplications and additions compared to the schoolbook implementation, and takes advantage of parallelization of calculation offered by field-programmable gate arrays (FPGAs).
    W artykule został przedstawiony równoległy algorytm wyznaczania iloczynu skalarnego dwóch wektorów, których elementami są liczbami zespolonymi. Proponowany algorytm wyróżnia się w stosunku do całkowicie równoległej implementacji metody naiwnej zredukowaną złożonością multiplikatywną. Jeśli metoda naiwna wymaga wykonania 4N mnożeń (układów mnożących podczas implementacji sprzętowej) oraz 2(2N-1) dodawań (sumatorów) liczb rzeczywistych to proponowany algorytm wymaga tylko 3N mnożeń oraz 6N-1 dodawań. W pracy została przedstawiona zracjonalizowana wektorowo-macierzowa procedura obliczeniowa wyznaczania takich iloczynów a także zdefiniowane konstrukcje macierzowe, wchodzące w skład owej procedury. Przy implementacji sprzętowej proponowany algorytm posiada niewątpliwe walory w stosunku do implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego więcej bloków mnożących. A ponieważ blok mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to redukcja liczby tych bloków przy projektowaniu jednostek obliczeniowych jest sprawą niezwykle aktualną. W przypadku implementacji jednostki do obliczania iloczynu skalarnego w strukturze FPGA proponowane rozwiązanie pozwala zaoszczędzić pewną część umieszczonej w układzie puli bloków mnożących lub też elementów logicznych.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 674-676
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware-efficient algorithms for implementation of the GHM discrete multiwavelet transform kernels
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/114256.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    multiwavelets
    GHM
    fast algorithms
    implementation complexity reduction
    FPGA implementation
    Opis:
    In this correspondence, we discuss two efficient algorithms for the execution of forward (FDMWT) and inverse (IDMWT) discrete multiwavelet transform basic operations with reduced computational complexities. We used multiwavelet basis proposed by Geronimo, Hadrin, and Massopust (GHM). The direct implementation of GHM-FDMWT basic operation requires 23 multiplications and 19 additions. The direct implementation of GHM-IDMWT basic operation requires 23 multiplication and 16 additions. At the same time, our solutions allow designing the computation procedures, which take only 10 multiplications plus 15 additions for GHM-FDMWT basic operation and 10 multiplications plus 10 additions for GHM-IDMWT basic operation
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 6; 190-192
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware-Efficient Structure of the Accelerating Module for Implementation of Convolutional Neural Network Basic Operation
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/114320.pdf
    Data publikacji:
    2018
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    convolution neural network
    Winograd’s minimal filtering
    algorithm
    implementation complexity reduction
    FPGA implementation
    Opis:
    This paper presents a structural design of the hardware-efficient module for implementation of convolution neural network (CNN) basic operation with reduced implementation complexity. For this purpose we utilize some modification of the Winograd’s minimal filtering method as well as computation vectorization principles. This module calculate inner products of two consecutive segments of the original data sequence, formed by a sliding window of length 3, with the elements of a filter impulse response. The fully parallel structure of the module for calculating these two inner products, based on the implementation of a naïve method of calculation, requires 6 binary multipliers and 4 binary adders. The use of the Winograd’s minimal filtering method allows to construct a module structure that requires only 4 binary multipliers and 8 binary adders. Since a high-performance convolutional neural network can contain tens or even hundreds of such modules, such a reduction can have a significant effect.
    Źródło:
    Measurement Automation Monitoring; 2018, 64, 2; 40-42
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A Hardware-Efficient Structure of Complex Numbers Divider
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/114589.pdf
    Data publikacji:
    2017
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    complex-number divider
    hardware complexity reduction
    VLSI implementation
    Opis:
    In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
    Źródło:
    Measurement Automation Monitoring; 2017, 63, 6; 212-213
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Basic Aspects of Designing a High-performance Processor Structure for Calculating a "true" Discrete Fractional Fourier Transform
    Autorzy:
    Cariow, A.
    Majorkowska-Mech, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/114579.pdf
    Data publikacji:
    2018
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    discrete fractional Fourier transform
    parallelization of computations
    hardware implementation
    complexity reduction
    Opis:
    This paper presents a basic aspects of structural design of the highperformance processor for implementation of discrete fractional Fourier transform (DFrFT). The general idea of the possibility of parallelizing the calculation of the so-called “true” discrete Fourier transform on the basis of our previously developed algorithmic approach is presented. We specifically focused only on the general aspects of the organization of the structure of such a processor, since the details of a particular implementation always depend on the implementation platform used, while the general idea of constructing the structure of the processor remains unchanged.
    Źródło:
    Measurement Automation Monitoring; 2018, 64, 2; 43-45
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Witczak, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/114212.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dual quaternion product
    fast algorithms
    hardware complexity reduction
    FPGA
    Opis:
    This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 370-372
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Chicheva, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/114724.pdf
    Data publikacji:
    2017
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    discrete quaternion Fourier transform
    fast algorithms
    implementation complexity reduction
    FPGA implementation
    Opis:
    In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution – a scheme for calculating sq product, the second solution – a scheme for calculating qt product, and the third solution – a scheme for calculating sqt product, where s is a so-called i -quaternion, t is an j - quaternion, and q – is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.
    Źródło:
    Measurement Automation Monitoring; 2017, 63, 6; 206-208
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A rationalized structure of processing unit to multiply 3x3 matrices
    Zracjonalizowana struktura jednostki procesorowej do mnożenia macierzy trzeciego stopnia
    Autorzy:
    Cariow, A.
    Sysło, W.
    Cariowa, G.
    Gliszczyński, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156551.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układ mnożenia macierzy
    redukcja złożoności sprzętowej
    implementacja na FPGA
    matrix multiplier
    hardware complexity reduction
    FPGA implementation
    Opis:
    This paper presents a high-speed parallel 3x3 matrix multiplier structure. To reduce the hardware complexity of the multiplier structure, we propose to modify the Makarov's algorithm for 3?3 by 3?3 matrix multiplication. The process of matrix product calculation is successively decomposed so that a minimal set of multipliers and fewer adders are used to generate partial results which are combined to generate the final results. Thus, our proposed modification reduces the number of adders compared to the direct implementation of the Makarov's algorithm, and takes advantage of parallelism of calculation offered by field-programmable gate arrays (FPGA's).
    W pracy została przedstawiona struktura jednostki procesorowej do wyznaczania iloczynu dwóch macierzy trzeciego stopnia. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego 27 układów mnożących proponowana równoległa struktura wymaga tylko 22 układa mnożących. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja układów mnożących przy projektowaniu mikroelektronicznych jednostek procesorowych jest sprawą nadrzędną. Zasada budowy proponowanej jednostki oparta jest na realizacji autorskiej modyfikacji metody Makarova, z tym, że implementacja naszej modyfikacji wymaga o 38 sumatorów mniej niż implementacja metody Makarova. Zaproponowana struktura może bycz z powodzeniem zastosowana do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowana w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 677-680
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies