Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układy FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-50 z 58
Tytuł:
Modelowanie w FPGA szyfratorów implementowanych w logice odwracalnej
FPGA-based modeling of encryption systems implemented in reversible logic
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/156656.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
układy FPGA
reversible logic circuits
encryption
FPGA
Opis:
Idea projektowania cyfrowych układów w logice odwracalnej jest wykorzystywana do budowy układów małej mocy. Modelowanie takich układów stało się możliwe dzięki zastosowaniu współczesnych narzędzi symulacyjnych stosowanych do programowania układów FPGA. W niniejszym artykule pokazano wykorzystanie logiki odwracalnej do szyfrowania i przykładową implementację takiego układu. Dla zwiększenia złożoności szyfratora rozbudowano go o programowaną matrycę krosującą zmieniająca kolejność sygnałów wejściowych oraz o układ przekształcania klucza szyfrującego.
A circuit (gate) is called reversible if there is one-to-one correspondence between its inputs and outputs. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Therefore, reversible logic synthesis has been recently intensively studied. The attention is focused mainly on the synthesis of circuits built from the NCT library of gates, i.e. NOT, CNOT and Toffoli gates. Many developers work with design of classical digital devices like registers, adders, processors etc. using reversible circuits. Recently they have also tried to build more complex devices like for example an encryption devices [4, 5, 6, 7], however, only for saving energy. The other point of view, presented in this paper, is to use some features of reversible function. One of them is a big number of functions. For n variables there exist 2n! different function. There are 24 reversible functions for 2 variables, 40320 functions for 3 variables and more than 20x1012 for 4 variables. Synthesis of circuits using 8 variable reversible function is too complicated. We use two cascades using 4 variable reversible function. We consider a 16-gates cascade. Depending on a given reversible function different cascade circuits will be obtained. These circuits correspond to a cryptographic key. Because we assume a 16-gates cascade and there exist 32 various gates we use 80-bit key for a 4-input cascade. Hence, for two cascades a cryptographic key will consist of 160 bits. Modern simulation tools based on FPGAs have enabled modeling of such circuits. In the paper we study application of reversible logic to developing encryption circuits. The results of FPGA-based simulation of a simple encryption circuit implemented built from reversible gates are also presented.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 620-622
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rekonfigurowanie funkcji odwracalnych modelowanych w układzie FPGA
Reconfiguration of reversible functions using modeling of gates in FPGA
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153971.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
szyfrowanie
układy FPGA
reversible logic circuits
encryption
FPGA
Opis:
Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.
FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 471-473
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowo-programowa realizacja rozmytej interpretowanej sieci Petriego
Hardware-software realization of Fuzzy Interpreted Petri Net
Autorzy:
Gniewek, L.
Hajduk, Z.
Powiązania:
https://bibliotekanauki.pl/articles/155848.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
modelowanie
sieci Petriego
układy FPGA
modelling
fuzzy Petri nets
FPGA
Opis:
W artykule przedstawiono algorytm sterowania mieszalnikiem, który przygotowano w formie rozmytej interpretowanej sieci Petriego. Algorytm ten zaimplementowano w specjalizowanym sterowniku programowalnym, zbudowanym w oparciu o struktury programowalne FPGA, co znacznie skróciło czas wykonywania kodu. Sterownik programowany jest zgodnie z normą IEC 61131-3 dzięki środowisku inżynierskiemu CPDev. Zaprezentowano ogólny sposób realizacji rozmytej interpretowanej sieci Petriego w języku tekstowym ST, co pozwala uzyskać przenośność programów pomiędzy sterownikami PLC różnych producentów.
Fuzzy Interpreted Petri Net is a synchronized, low-level net, which can be used for formal description of control algorithms. Formal bases of the net and a transformation method to the logic circuit were presented in [1]. Software realization of the net, using Siemens Step 7 language, was described in [2]. Some practical application of the net for controls and diagnostics can be found in [3]. In this article, general realization method of Fuzzy Interpreted Petri Net in ST language was proposed. The method directly uses the transition firing and dynamic equations of the net. As a hardware, specific programmable controller, based on FPGA struc-tures, was applied. Description of main CPU unit of the controller is shortly presented in this article. More detail of the controller can be found in [6], [7, 10]. Prototype of the controller was shown in [12] as well. FPGA programmable controller is programmed using CPDev control software [4]. Example of Fuzzy Interpreted Petri Net for control of the mixer plant is also included in this article. The net consists of 18 places p', 5 places p" and 17 transitions. Total computation time of the control algorithm, implemented in FPGA programmable controller, is very short and equal to 86žs. Such a time is almost unreachable to the typical, industrial PLCs. Another advantage of proposed realization method of Fuzzy Interpreted Petri Net is a portability of the code between PLCs of different producers, which is impossible to obtain using PLC programming languages, such as LD or FBD.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 12, 12; 1113-11116
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rekonfgurowalny akcelerator kryptografczny
Reconfgurable cryptographic accelerator
Autorzy:
Kryjak, T.
Powiązania:
https://bibliotekanauki.pl/articles/274876.pdf
Data publikacji:
2013
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
układy FPGA
kryptografia
algorytm CLEFIA
FPGA devices
cryptography
CLEFIA cipher
Opis:
W artykule omówiono zastosowanie układów rekonfigurowalnych FPGA jako akceleratorów kryptograficznych - urządzeń, które mogą wykonywać operacje szyfrowania lub deszyfrowania danych szybciej i przy mniejszym zużyciu energii niż procesory ogólnego przeznaczenia, oferując jednocześnie dużą elastyczność oraz możliwość rozwoju i modyfikacji rozwiązania. W pierwszej części pracy przedstawiono budowę i zasoby dostępne we współczesnych układach FPGA, a w drugiej zaprezentowano implementację algorytmu kryptograficznego CLEFIA.
This paper discusses the use of FPGA devices as cryptographic accelerators, which are able to perform the encryption or decryption operation faster and using less power than general-purpose processors while offering great flexibility and the ability to further develop and modify the design. In the first part, the structure and resources available in modern FPGAs are presented and in the second the implementation of the cryptographic algorithm CLEFIA is discussed.
Źródło:
Pomiary Automatyka Robotyka; 2013, 17, 5; 78-85
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza i analiza niezawodnościowa urządzeń sterowania ruchem kolejowym zrealizowanych w układach FPGA
Synthesis and reliability analysis of railway control system realized with FPGA
Autorzy:
Kawalec, P.
Koliński, D.
Powiązania:
https://bibliotekanauki.pl/articles/155706.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterowanie ruchem kolejowym
niezawodność
układy FPGA
railway control
reliability
FPGA
Opis:
W artykule przedstawiono nową metodę budowy specjalizowanych sterowników obiektowych dla potrzeb sterowania ruchem kolejowym. Na przykładzie samoczynnej sygnalizacji przejazdowej przedstawiono wymagania bezpiecznościowe i niezawodnościowe stawiane takim sterownikom. Przeprowadzono syntezę sterownika obiektowego zrealizowanego z wykorzystaniem układów FPGA oraz podano metodykę wyznaczania parametrów niezawodnościowych i wyznaczono szybkość działania prototypu sterownika.
This article describes new method of the dedicated object-oriented controllers designing for railway control. Reliability and safety requirement (Fig. 1) of railway crossing are showed. Synthesis (Tab. 1) and methods of defining reliability parameters and timing parameters object-oriented controllers' realised (Fig. 3, Fig. 4) in FPGA are.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 57-59
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Środowisko do symulacji błędów w układach FPGA
Fault Injection Framework for FPGA Devices
Autorzy:
Pisaniec, K.
Gawkowski, P.
Powiązania:
https://bibliotekanauki.pl/articles/153995.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
wiarygodność
testowanie
symulacja błędów
układy FPGA
dependability
testing
fault simulation
FPGA devices
Opis:
Z racji znacznego stopnia integracji współczesnych układów VLSI możliwości ich diagnostyki za pomocą tradycyjnych narzędzi są bardzo ograniczone. Wstrzykiwanie błędów umożliwia kompleksowe testowanie systemów komputerowych metodą symulacyjną. W artykule przedstawiono narzędzie automatyzujące symulowanie błędów w układach FPGA. Środowisko umożliwia eksperymentalną ocenę wiarygodności układów, pozwala obserwować i zaburzać sygnały z poziomu mikroarchitektury układu czy bloku sterowania. Badany układ w trakcie testu pracuje z pełną prędkością, co pozwala zminimalizować czas testowania.
The paper presents JiTO - a new fault injection framework for dependability evaluation of FPGA-based systems modeled in HDL. JiTO consists of PC/Windows application and JFIM - hardware diagnostic block designed in VHDL (Fig. 1). JFIM implements and extends IEEE1149.1-1990 (JTAG) by new mechanisms of hardware breakpoints, internal signals acquisition, support for emulation of external devices, and fault injection (Figs. 1 and 2). It is FPGA-vendor independent. The target device in HDL has to be instrumented with JFIM - highly configurable architecture enables access to any location in a target device and many types of experiments. The device under test operates at normal clock frequency, which ensures high efficiency of the testing process. The whole experiment consists of 3 phases (Fig. 3). The first one is the experiment configuration: selection of state probes, workload for device, definition of test scenario for external interfaces of the target device, workload result definition, and definition of faults. The second phase is collecting probed states of device internal signals during undisturbed, referenced workload execution. The last phase is a series of executions with faults injected (at full device clock speed) - JiTO conducts them automatically, collects selected signal states after fault injection for further analysis and automatically classifies the fault impact on the examined system. Section 5 presents preliminary results of JiTO usage with some benchmarking applications on 8051 microcontroller implementation from Oregano Systems [7] (Tab. 1 and Fig. 4).
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 645-647
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Potokowa realizacja operacji pomnóż i dodaj dla argumentów zmiennoprzecinkowych podwójnej precyzji
Pipeline implementation of multiply and accumulate double precision floating point operation
Autorzy:
Russek, P.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155725.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
obliczenia dużej złożoności
architektury dedykowane
FPGA
supercomputing
custom computing machines
Opis:
Operacja pomnóż i dodaj to fundament realizacji obliczeń numerycznych we współczesnej nauce i technice. Możliwość szybkiej realizacji tej opera-cji ma zasadnicze znaczenie dla efektywności systemu obliczeniowego. Obok techniki przyśpieszania obliczeń polegającej na równoległej ich realizacji duże znaczenie i zastosowanie ma również technika przetwarzania potokowego. Zwiększa ona przepustowość modułów obliczeniowych wydłużając opóźnienie. W przypadku operatora pomnóż i dodaj zastosowanie techniki potokowej ze względu na pętle sprzężenia zwrotnego w ścieżce danych napotyka pewne problemy. W pracy zaprezentowano sposób potokowej realizacji operacji pomnóż i dodaj oraz wyniki jej implementacji w FPGA dla argumentów zmiennoprzecinkowych podwójnej precyzji.
Multiply and accumulate operation is a foundation of contemporary numerical computation in science and technology. Ability for its fast execution is crucial for performance of computing system. In computing acceleration beside parallel processing technique also pipelining has an important role as a way to increase system throughput. In a case of multiply-and-accumulate (MAC) operation there is a problematic issue that comes from the feedback loop necessary in MAC architecture. In this paper double precision MAC pipeline architecture is proposed and FPGA implementation results presented.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 36-38
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmu syntezy układów odwracalnych w strukturach FPGA
FPGA implementation of a reversible circuit synthesis algorithm
Autorzy:
Gracki, K.
Skorupski, A.
Pawłowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153621.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
język VHDL
układy FPGA
reversible logic circuits
VHDL language
FPGA circuits
Opis:
Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.
Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 477-479
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmiennoprzecinkowa jednostka arytmetyczna dla sprzętowej maszyny wirtualnej
A floating point unit for the hardware virtual machine
Autorzy:
Hajduk, Z.
Powiązania:
https://bibliotekanauki.pl/articles/156437.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
arytmetyka zmiennoprzecinkowa
field programmable gate array (FPGA)
floating point arithmetic
Opis:
W artykule omówiono, opracowaną dla struktur FPGA, implementację układów realizujących podstawowe operacje arytmetyki zmiennoprzecinkowej. Implementacja charakteryzuje się pewnym kompromisem pomiędzy zapotrzebowaniem na zasoby logiczne układu programowalnego a szybkością realizacji operacji arytmetycznych określoną przez liczbę taktów zegara niezbędną do wykonania operacji. Wspomniane układy zostały wykorzystane jako zasadnicze komponenty zmiennoprzecinkowej jednostki arytmetycznej przeznaczonej dla sprzętowej maszyny wirtualnej. Maszyna ta, implementowana w układach FPGA, jest specjalizowanym mikrokontrolerem wykonującym pośredni kod wykonywalny generowany przez kompilator środowiska inżynierskiego CPDev, przeznaczonego do projektowania oprogramowania sterowników przemysłowych. Wykonane testy wydajności maszyny sprzętowej wyposażonej w zmiennoprzecinkową jednostkę arytmetyczną wskazują, że jest ona średnio kilkadziesiąt razy szybsza od dotychczas istniejących realizacji programowych, wykorzystujących popularne mikrokontrolery AVR i ARM.
Under the CPDev (Control Program Developer) engineering environment, programs written in one of the languages defined in the IEC 61131-3 standard are compiled into the universal intermediate code executed on the side of programmable controllers by the virtual machines [9]. There are software implemented virtual machines, dedicated for the platform with popular AVR and ARM microcontrollers, and also there is a recently developed hardware virtual machine implemented using FPGA devices [2]. The hardware virtual machine, which in fact is a specialized microcontroller described in the Verilog Hardware Description Language [3], is several dozen times faster then its software counterparts [2]. But the main drawback of the existing hardware virtual machine is a lack of the ability of executing the floating point computations. The paper presents an architecture of the floating point arithmetic unit accomplishing basic floating point operation, designed for the hardware virtual machine. There are quite a lot of publications concerning FPGA implementation of the floating point arithmetic, for instance [6, 7, 8, 10, 11]. In this paper the realization of basic float-ing point operation, balanced between logic resources requirements and speed of computing (defined by the number of clock cycles necessary to end up a floating point operation), is presented. Figs. 1 and 2 show a simplified micro-architecture of the single precision (according to IEEE 754-1985 standard [5]) floating point multiplier and adder. A floating point divider has roughly the same structure as the multiplier - it differs in states functions performed by some blocks. A few different realizations of the multiplier and adder unit were designed - the details are presented in Tabs. 1 and 3. The general trend is as follows: a shorter clock cycle necessary to execute the operation needs more logic resources of FPGA. A floating point unit for the hardware virtual machine was designed based on the floating point multiplier, divider and adder blocks. Apart from the mentioned above basic floating point operation, the floating point unit also performs operations like: comparison and relation (equals, not equals, more than, more than or equal etc.), absolute value, negation, integer value to floating point value conversion, floating point to integer conversion (rounding, truncating) and some functions fetched from IEC 61131-3 standard like MIN, MAX, LIMIT. To compare performance of the hardware virtual machine equipped with the floating point unit and its software counterparts, the Whetstone based benchmark [1] was written in ST language. The test results are given in Tab. 4. The hardware virtual machine (implemented using Xilinx Spartan 3-AN FPGA XC3S1400AN-4FGG676) is several times faster than the software one implemented on AVR and ARM microcontrollers, and even a little bit faster than the PC based virtual machine (under .NET environment).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 82-85
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmów sterowania w układach FPGA na przykładzie robota równoległego
Implementation of control algorithms in FPGA on an example of a parallel robot
Autorzy:
Petko, M.
Karpiel, G.
Uhl, T.
Powiązania:
https://bibliotekanauki.pl/articles/156677.pdf
Data publikacji:
2006
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja algorytmów sterowania
układy FPGA
robot równoległy
implementation of control algorithms
FPGA
parallel robot
Opis:
W artykule przedstawiono problemy związane z implementacją algoryt-mów sterowania w układach FPGA. Zaproponowane rozwiązanie oparte jest na architekturze "System-on-Programmable-Chip" z wprogramowa-nym mikroprocesorem, która pozwala na mieszaną, sprzętowo-programową implementację i badanie możliwych realizacji algorytmu. Jako przykład zastosowania przedstawiono sterowanie neuronowe robotem do frezowania o trzech stopniach swobody. Sterownik jest oparty na neu-ronowym modelu dynamiki odwrotnej manipulatora, uczonym na danych zebranych z użyciem stabilizującego sterownika wykorzystującego strukturalny model analityczny manipulatora. Dla porównania obydwa sterowniki zostały zaimplementowana w systemie o tej samej architekturze.
The paper presents problems related to implementation of control algorithms in FPGA. Proposed solution is based on System-on-Programmable-Chip architecture with soft-processor that allows for mixed, hardware/software implementation and exploration of possible control algorithm realizations. The case study is a neural controller for 3-DOF parallel robot for milling. The controller is based on neural model of the inverse dynamics of the manipulator, trained on data collected with the use of a computed torque stabilizing controller. For comparison, both controllers were implemented in a system of the same architecture.
Źródło:
Pomiary Automatyka Kontrola; 2006, R. 52, nr 5, 5; 27-30
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dekompozycja funkcji logicznych metodą rozwojowego programowania genetycznego
Functional decomposition of logical functions using developmental genetic programming
Autorzy:
Deniziak, S.
Wieczorek, K.
Powiązania:
https://bibliotekanauki.pl/articles/153352.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja funkcji logicznych
rozwojowe programowanie genetyczne
układy FPGA
functional decomposition
developmental genetic programming
FPGA devices
Opis:
Praca przedstawia metodę wyszukiwania strategii dekompozycji funkcji logicznych za pomocą rozwojowego programowania genetycznego. Strategia dekompozycji jest reprezentowana w formie drzewa decyzyjnego, w którym węzły określają jeden krok dekompozycji. Drzewo podlega ewolucji, której celem jest uzyskanie jak najlepszego rozwiązania. Otrzymane wyniki wykonanych eksperymentów wskazują na wysoką skuteczność przedstawionej metody w porównaniu z dotychczas stosowanym podejściem deterministycznym.
Functional decomposition splits logical function into two simpler functions. For complex functions the decomposition should be repeated iteratively for the result functions. It was observed that types of decomposition applied during each step have strong influence on the final result. Thus, a proper decomposition strategy should be used to find optimal FPGA implementation for a given function. This paper presents the method for searching the decomposition strategy for logical functions specified by cubes. The strategy is represented using the decision diagram, in which each node corresponds to a single decomposition step. In this way the multistage decomposition of a complex logical function can be specified. The diagram is evolved using the developmental genetic programming. In opposite to classical genetic methods, in our approach the methods producing solutions, instead of the solutions, are evolved. The goal of the evolution is to find the decomposition strategy for which the cost of FPGA implementation of a given function is minimal. The experimental results show that our approach gives significantly better solutions than other known methods.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 12, 12; 1430-1432
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
FPGA implementation of a multiprocessor system performing the RANSAC algorithm
Autorzy:
Fularz, M.
Kraft, M.
Powiązania:
https://bibliotekanauki.pl/articles/155012.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
sprzętowa implementacja
systemy wieloprocesorowe
RANSAC
macierz fundamentalna
FPGA devices
hardware implementation
multiprocessor systems
fundamental matrix
Opis:
W artykule opisano programową, wieloprocesorową realizację algorytmu RANSAC, który umożliwia odporną estymację modelu matematycznego z danych pomiarowych zawierających znaczący odsetek wartości odstających (ang. outliers). System został zaimplementowany w układzie FPGA w oparciu o konfigurowalne soft procesory MicroBlaze. W pracy przedstawiono opis algorytmu RANSAC, sposób jego podziału w celu przetwarzania równoległego, a także proces konfiguracji systemu wieloprocesorowego. Zaprezentowano również przyrost prędkości przetwarzania w zależności od liczby zastosowanych rdzeni procesorowych, porównano te wyniki do realizacji na komputerze klasy PC i przedstawiono zużycie zasobów układu FPGA.
The paper describes a multiprocessor system implementing the RANSAC algorithm [3] which enables robust estimation of a fundamental matrix from a set of image keypoint correspondences containing some amount of outliers. The fundamental matrix encodes the relationship between two views of the same scene. The knowledge of the fundamental matrix enables e.g. the reconstruction of the scene structure. The implemented system is based on three MicroBlaze microprocessors [5] (one master, two slaves) and a dedicated hardware coprocessor connected using fast simplex link (FSL) interfaces [6]. The slave microprocessors perform the task of fundamental matrix computation from point correspondences using singular value decomposition - the so called 8-point algorithm [1, 2] (hypothesis generation). The master processor, along with the connected coprocessor, is responsible for dataflow handling and hypothesis testing using the Sampson error formula (7). The hypothesize and test framework used in RANSAC allows for largely independent task execution. The design is a development of a system described in [5]. The block diagram and dataflow diagram of the proposed solution are given in Figs. 1 and 2, respectively. Tabs. 1 and 2 summarize the use of FPGA resources. With a 100 MHz clock, the designed system is capable of processing the data at the speed which is roughly equivalent to that of the Atom N270 microprocessor clocked at 1,2 GHz. The resulting solution will be targeted at applications for which small size, weight and power consumption are critical. The design is also easily scalable - addition of more slave processors will result in additional increase in the processing speed.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 914-916
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza probabilistyczno - czasowych przetworników informacji i ich implementacja w układach FPGA
Analysis of probabilistic - times information converters and their implementation in FPGA device
Autorzy:
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/156332.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
przetworniki informacji
ciągi losowe
układy dzielące
dokładność przetwarzania
układy FPGA
information converters
random sequences
division systems
conversion accuracy
FPGA devices
Opis:
W artykule przedstawiono przetworniki informacji, w których zmienną maszynową jest pierwszy moment (wartość oczekiwana) stacjonarnego i ergodycznego binarnego ciągu losowego. Przetworniki te, zwane probabilistyczno-czasowymi, umożliwiają prostą realizację podstawowych operacji arytmetycznych na strumieniach losowych z wydaniem wyniku w postaci zdeterminowanej. Dla najtrudniejszej operacji dzielenia przedstawiono szczegółową analizę działania z określeniem dokładności przetwarzania dla wejściowych strumieni losowych o rozkładach dwumianowych oraz hipergeometrycznych.
The article presents information converters in which the machine variable is the first moment (expected value) of stationary and ergodic binary random sequence. These converters, called probabilistic and time, enable us to conduct a simple implementation of basic arithmetical operations on random series giving the result in a determinantal form. For the most difficult division operation, a detailed analysis has been presented determining conversion accuracy for input random series of binomial and hypergeometrical distributions.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 602-604
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Survey on Fault-Tolerant Methodologies for Deep Neural Networks
Przegląd metod zapewniających odporność na błędy dla głębokich sieci neuronowych
Autorzy:
Syed, Rizwan Tariq
Ulbricht, Markus
Piotrowski, Krzysztof
Krstic, Milos
Powiązania:
https://bibliotekanauki.pl/articles/27312443.pdf
Data publikacji:
2023
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
fault tolerance
reliability
FPGAs
ASICs
neural networks
odporność na błędy
niezawodność
układy FPGA
układy ASIC
sieci neuronowe
Opis:
Asignificant rise in Artificial Intelligence (AI) has impacted many applications around us, so much so that AI has now been increasingly used in safety-critical applications. AI at the edge is the reality, which means performing the data computation closer to the source of the data, as opposed to performing it on the cloud. Safety-critical applications have strict reliability requirements; therefore, it is essential that AI models running on the edge (i.e., hardware) must fulfill the required safety standards. In the vast field of AI, Deep Neural Networks (DNNs) are the focal point of this survey as it has continued to produce extraordinary outcomes in various applications i.e. medical, automotive, aerospace, defense, etc. Traditional reliability techniques for DNNs implementation are not always practical, as they fail to exploit the unique characteristics of the DNNs. Furthermore, it is also essential to understand the targeted edge hardware because the impact of the faults can be different in ASICs and FPGAs. Therefore, in this survey, first, we have examined the impact of the fault in ASICs and FPGAs, and then we seek to provide a glimpse of the recent progress made towards the fault-tolerant DNNs. We have discussed several factors that can impact the reliability of the DNNs. Further, we have extended this discussion to shed light on many state-of-the-art fault mitigation techniques for DNNs.
Znaczący rozwój sztucznej inteligencji (SI) wpływa na wiele otaczających nas aplikacji, do tego stopnia, że SI jest obecnie coraz częściej wykorzystywana w aplikacjach o krytycznym znaczeniu dla bezpieczeństwa. Sztuczna inteligencja na brzegu sieci (Edge) jest rzeczywistością, co oznacza wykonywanie obliczeń na danych bliżej źródła danych, w przeciwieństwie do wykonywania ich w chmurze. Aplikacje o krytycznym znaczeniu dla bezpieczeństwa mają wysokie wymagania dotyczące niezawodności; dlatego ważne jest, aby modele SI działające na brzegu sieci (tj. sprzęt) spełniały wymagane standardy bezpieczeństwa. Z rozległej dziedziny sztucznej inteligencji, głębokie sieci neuronowe (DNN) są centralnym punktem tego badania, ponieważ nadal przynoszą znakomite wyniki w różnych zastosowaniach, tj. medycznych, motoryzacyjnych, lotniczych, obronnych itp. Tradycyjne techniki niezawodności implementacji w przypadku DNN nie zawsze są praktyczne, ponieważ nie wykorzystują unikalnych cech DNN. Co więcej, istotne jest również zrozumienie docelowego sprzętu brzegowego, ponieważ wpływ usterek może być różny w układach ASIC i FPGA. Dlatego też w niniejszym przeglądzie najpierw zbadaliśmy wpływ usterek w układach ASIC i FPGA, a następnie staramy się zapewnić wgląd w ostatnie postępy poczynione w kierunku DNN odpornych na błędy. Omówiliśmy kilka czynników, które mogą wpływać na niezawodność sieci DNN. Ponadto rozszerzyliśmy tę dyskusję, aby rzucić światło na wiele najnowocześniejszych technik ograniczania błędów w sieciach DNN.
Źródło:
Pomiary Automatyka Robotyka; 2023, 27, 2; 89--98
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie układu FPGA do akceleracji obliczeń całki korelacji interwałów RR
FPGA-accelerated calculation of the correlation integral of RR intervals
Autorzy:
Pawlak, S.
Powiązania:
https://bibliotekanauki.pl/articles/152866.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
akceleracja obliczeń
całka korelacji
interwał RR
układy FPGA
acceleration of computation
correlation integral
RR interval
FPGA devices
Opis:
Analiza sygnałów biomedycznych jest jednym z ważniejszych obszarów badań naukowych. Istnieje duże zapotrzebowanie na wydajne systemy obliczeniowe, które pozwalały by na analizę sygnałów biomedycznych wielu pacjentów. W artykule przedstawiono propozycję architektury systemu obliczającego całkę korelacji interwałów międzyuderzeniowych RR, wykorzystującego układ FPGA do akceleracji obliczeń.
Biomedical signal analysis is a very important field of research. This paper describes architecture of FPGA-accelerated computational system proposed by Author. The main purpose of this system is calculation of the correlation integral of RR intervals in cardiological patients.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 102-104
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Obrazowe systemy FPGA w Laboratorium Biocybernetyki
FPGA Imaging System In Biocybernetics Lab
Autorzy:
Gorgoń, M.
Powiązania:
https://bibliotekanauki.pl/articles/274620.pdf
Data publikacji:
2011
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
przetwarzanie obrazu
analiza obrazu
systemy rekonfigurowalne
układy FPGA
image processing
image analysis
reconfigurable computing
reconfigurable systems
FPGA
Opis:
W artykule przedstawiono tematykę badań naukowych dotyczących implementacji systemów obrazowych FPGA, prowadzonych w Laboratorium Biocybernetyki Katedry Automatyki AGH. Pokazano główne kierunki badań na świecie i dokonano przeglądu literatury w zakresie implementacji przetwarzania i analizy obrazów w układach FPGA. Na tym tle pokazano prace wykonane w Laboratorium Biocybernetyki, wskazując na istotny aspekt energooszczędności implementacji FPGA.
The paper presents the research topics concerning the implementation of FPGA imaging systems, conducted at the Biocybernetics Laboratory of Department of Automatics AGH-University of Science and Technology. Shows the main directions of research in the world and an overview of the literature in the field of FPGA-based image processing and analysis. On this background showing the work done at the Biocybernetics Laboratory, pointing to an important aspect of energy efficiency at FPGA systems.
Źródło:
Pomiary Automatyka Robotyka; 2011, 15, 12; 94-96
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FPGA based hardware accelerator for parallel robot kinematic calculations
Sprzętowy akcelerator do wspomagania obliczeń kinematycznych robota równoległego oparty na układzie FPGA
Autorzy:
Karpiel, G.
Gac, K.
Petko, M.
Powiązania:
https://bibliotekanauki.pl/articles/282132.pdf
Data publikacji:
2013
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
parallel robots
inverse kinematics problem
implementation of algorithms
FPGA
roboty równoległe
zadanie odwrotne kinematyki
implementacja algorytmów
układy FPGA
Opis:
This paper presents an application of FPGA to support the calculation of the inverse kinematics problem of a parallel robot. The presented robot is designed for milling by moving the spindle along a desired trajectory generated in Cartesian space. This means that for each point of the trajectory solution of the inverse kinematics problem is needed. The resulting sequence of data creates the joint space trajectory. The trajectory in joint space must be calculated in real time. Required high frequency and complex equations makes the problem of the calculation time crucial. The paper shows how to increase the computing power for inverse kinematics problem solving, preserving required calculation accuracy, by augmenting the arithmetic coprocessor with custom instructions. The paper shows hardware implementation of the accelerator and presents results of calculations performed on Altera FPGA chip.
W artykule przedstawiono wykorzystanie układu FPGA do wspomagania obliczeń zadania odwrotnego kinematyki robota równoległego. Zaprezentowany robot przeznaczony jest do frezowania przez prowadzenie wrzeciona wzdłuż zadanej trajektorii generowanej w przestrzeni kartezjańskiej. Oznacza to, że dla każdego punktu trajektorii należy rozwiązać zadanie odwrotne kinematyki. Uzyskany ciąg danych tworzy trajektorię w przestrzeni złączowej. Trajektorię w przestrzeni złączowej należy obliczać w czasie rzeczywistym, co przy dużej częstotliwości i złożonych równaniach powoduje, że problem czasu obliczeń staje się istotny. W artykule pokazano, jak za pomocą rozbudowy koprocesora arytmetycznego o własne instrukcje można zwiększyć moc obliczeniową do rozwiązania zadania odwrotnego kinematyki, utrzymując zadaną dokładność obliczeń. Pokazano opracowaną implementację akceleratora obliczeń oraz przedstawiono wyniki otrzymane na układzie firmy Altera.
Źródło:
Automatyka / Automatics; 2013, 17, 2; 187-196
1429-3447
2353-0952
Pojawia się w:
Automatyka / Automatics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układzie reprogramowalnym algorytmu wyodrębniania ruchomych obiektów
Hardware implementation of background subtraction algorithm
Autorzy:
Kraft, M.
Fularz, M.
Powiązania:
https://bibliotekanauki.pl/articles/154545.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy FPGA
sprzętowa implementacja
systemy wizyjne
algorytm przybliżonej mediany
FPGA devices
hardware implementation
vision systems
average median algorithm
Opis:
W pracy przedstawiono implementację w strukturze FPGA systemu detekcji obiektów ruchomych wykorzystującego metodę przybliżonej mediany. W celu poprawy wyników zastosowano modyfikację algorytmu, polegającą na poddaniu obrazu różnicowego działaniu filtra uśredniającego, oraz maksymalnego. Całość systemu zrealizowano w architekturze sprzętowo-programowej, opartej o mikroprocesor Microblaze wraz z dedykowanym procesorem sprzętowym podłączony przez interfejs FSL.
The paper presents the FPGA implementation of a moving object detection system, based on the approximate median algorithm [1]. The method, despite its simplicity and low memory requirement, offers good detection quality [2]. To further improve the results, the original algorithm was modified by applying additional averaging and maximal filtering to the difference image [3]. The system is implemented as hybrid hardware/ software architecture, based on the Microblaze microprocessor [4], along with a dedicated coprocessor connected to it via the FSL (Fast Simplex Link) interface [5]. The microprocessor works under the control of the Xilkernel operating system, along with the LwIP TCP/IP stack, which allows transferring data through Ethernet. The software part of the algorithm performs the task of receiving the input image data, computing the difference image, and updating the background model accordingly. The difference image is then filtered by the Gaussian and maximum filter are implemented as a single hardware coprocessor. The processed data is sent back to the PC. Table 1 presents the summary of resources used for the implementation. Figure 1 outlines the system architecture. Figures 2 and 3 show the detailed coprocessor structure. The implemented system is capable of processing over ten 256x256, 8-bit grayscale image frames per second using an inexpensive Spartan-3E FPGA with 50MHz clock (see Fig. 4).
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 659-661
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja obliczania map dysparycji w czasie rzeczywistym dla strumienia wizyjnego 3D zrealizowana w układzie FPGA
Real-time FPGA implementation of disparity map calculation for a 3D video stream
Autorzy:
Kryjak, T.
Komorkiewicz, M.
Powiązania:
https://bibliotekanauki.pl/articles/157765.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dysparycja
SAD
ZSAD
układy FPGA
3D
systemy stereowizyjne
przetwarzanie obrazów
FPGA devices
disparity
stereovision
real time image processing
Opis:
W artykule opisano system umożliwiający odbieranie i przetwarzanie strumienia wideo w technologii 3D transmitowanego w standardzie HDMI (tryb side by side), co pozwala na współpracę z dostępnymi na rynku kamerami 3D. Zaproponowana architektura umożliwia implementację popularnych metod obliczania map dysparycji: m. in. SAD oraz opartych o transformatę Censusa, realizację sprawdzenia symetryczności mapy oraz filtrację medianową poprawiającą jakość wyników. W pracy omówiono budowę każdego z modułów, użycie zasobów FPGA, zużycie mocy, a także przykładowe rezultaty działania na płycie ewaluacyjnej VC707 z układem Virtex 7.
In the paper a system for acquisition and processing of a 3D video stream is presented. It can work with 3D HDMI cameras available on the market. In Section 2 the basic concepts of stereovision systems are described [1]. In Section 3 three distance metrics, SAD [4], ZSAD and Census [5], used for correspondence matching are discussed. Evaluation of the matching process on the Middlebury dataset [2] is also presented. The best results were obtained for the SAD and ZSAD methods and greyscale images. In Table 1 there are shown three best configurations. Figure 1 illustrates the obtained disparity maps. A description of the hardware implementation is given in Section 4. The block diagram of the system is presented in Figure 2. The proposed solution is able to process images transmitted in side by side mode, to compute two disparity maps (left to right and right to left, method from [4]), to use SAD or ZSAD cost function, to check maps consistency and execute median filtering for final image processing. The described module is highly parameterizable: different cost functions, window sizes and disparity range can be used, image size and median filtering size can be adjusted. FPGA resource utilization is presented in Table 2. A picture of the working system is shown in Figure 3 (1280 x 720 @60 fps, real-time video-stream processing). The proposed module can be used for video surveillance, pedestrian collision avoidance systems or in autonomous vehicles.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 748-750
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Real-time implementation of moving object detection in video surveillance systems using FPGA
Implementacja detekcji obiektów ruchomych w czasie rzeczywistym w systemach nadzoru wizyjnego z wykorzystaniem układów FPGA
Autorzy:
Kryjak, T.
Gorgoń, M.
Powiązania:
https://bibliotekanauki.pl/articles/305415.pdf
Data publikacji:
2011
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
generacja tła
odejmowanie tła
przetwarzanie obrazów
akceleracja sprzętowa
układy FPGA
background generation
background subtraction
image processing
hardware acceleration
FPGA
Opis:
The article presents the concept of real-time implementation computing tasks in video surveillance systems. A pipeline implementation of a multimodal background generation algorithm for colour video stream and a moving objects segmentation based on brightness, colour and textural information in reconfigurable resources of FPGA device is described. System architecture, resource usage and segmentation results are presented.
W artykule zaprezentowano koncepcję implementacji zadań obliczeniowych wykorzystywanych w systemach nadzoru wizyjnego w czasie rzeczywistym. Opisano implementację wielomodalnej metody generacji tła dla sekwencji wideo zarejestrowanych w kolorze oraz segmentację obiektów ruchomych z wykorzystaniem informacji o jasności, kolorze i teksturze w zasobach rekonfigurowalnych układów FPGA. Zaprezentowano architekturę systemu, zużycie zasobów i przykładowe rezultaty segmentacji.
Źródło:
Computer Science; 2011, 12; 149-162
1508-2806
2300-7036
Pojawia się w:
Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Precyzyjny przetwornik czas-liczba z powielaniem i uśrednianiem czasu trwania impulsu
A high precision time-to-digital converter based on pulse repetition and time width averaging
Autorzy:
Szplet, R.
Poteralski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156641.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
przetwornik czas-liczba
metoda uśredniania
układy FPGA
precise time metrology
time-to-digital converter
averaging method
FPGA devices
Opis:
This paper describes the design and test results of a time-to-digital converter with 1.9 ps resolution and measurement uncertainty below 12.2 ps (Fig. 4). The time-to-digital conversion is based on time width averaging. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and its width is measured by the counting method with use of a high frequency multiphase clock (Fig. 1). The converter resolution is directly proportional to the number of cycles of the measured pulse in the delay loop, the number of phases and frequency of a clock used (2). However, increase in the number of loop cycles causes growth in the jitter of circulating pulse edges that finally leads to deterioration in the measurement precision. Therefore, in order to obtain the highest precision of conversion, the number of cycles for which the converter provides the smallest measurement uncertainty was experimentally determined. In addition, to minimize a disadvantageous impact of unequal propagation times of the loop elements for the rising and falling pulse edges on the value of the measured time interval, the information about the measured time interval is contained between the rising edges of the pulse-pair instead of the opposite (rising and falling) edges of a single pulse (Fig. 2). The converter was implemented in a programmable device Spartan-6 manufactured by Xilinx. (Xilinx).
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 569-571
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa realizacja fuzji obrazów metodą piramidy Laplacea w systemach nadzoru i diagnostyki
Hardware realization of the image fusion by Laplacian pyramid method in supervisory and diagnostic systems
Autorzy:
Antoniewicz, A.
Jamrozik, W.
Kondej, M.
Putz, B.
Powiązania:
https://bibliotekanauki.pl/articles/156895.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
kamera termowizyjna
sekwencje wideo
układy FPGA
fuzja w czasie rzeczywistym
monitoring system
thermal camera
video sequences
FPGA circuits
real-time fusion
Opis:
Wiele współczesnych systemów nadzoru, monitorowania otoczenia czy diagnostyki procesów przemysłowych korzysta z optycznej kontroli powiązanej z akwizycją obrazów pochodzących z różnych źródeł. W artykule przedstawiono sposób implementacji w układzie FPGA przykładowego systemu diagnostycznego opartego na algorytmie fuzji obrazów metodą piramidy Laplace'a. System korzysta z dwóch kamer obserwujących ten sam obiekt (kamery termowizyjnej i kamery światła widzialnego) i działa w czasie rzeczywistym.
Many supervisory, monitoring and diagnostics systems need to acquire and analyze multisensor visual information, for example two video sequences from TV and thermal (IR) camera. Thus, an image fusion algorithm [1-6] is necessary if we want to have one common image containing details of both input images. The paper presents a hardware implementation of the Laplacian pyramid algorithm ([1, 7], Fig. 1-3) for image fusion. Prior image registration is necessary, which is presented by the authors in other paper [8]. The Laplacian pyramid algorithm generates stable video sequences, without flickering or glow, and enables real-time implementation, necessary for supervisory and similar systems. Some results of testing of the algorithm are presented (Fig. 4, 5). The system has been realized on a chip making use of a single Altera Cyclone III FPGA (Fig. 6), with a 3-levels Laplacian pyramid module (Fig. 7, 8). The image fusion process execution time is below 10 ms, with a clock speed of 150 MHz. The presented system allows for quick reconfiguration and stands out from similar solutions [6, 11] with very good economical factors (Tab. 1). This enables realization of additional algorithms simply by adjoining new components to the Avalon bus.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 789-793
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Układy arytmetyki stochastycznej i ich implementacja w strukturach FPGA
Stochastic arithmetic circuits and their implementation in FPGAs
Autorzy:
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/153979.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
arytmetyka stochastyczna
sumatory
subtraktory multiplikatory
dokładność przetwarzania
realizacja sprzętowa
układy FPGA
stochastic arithmetic
adders
subtractors
multipliers
conversion accuracy
hardware implementation
FPGA devices
Opis:
W artykule przedstawiono podstawowe układy arytmetyki stochastycznej zrealizowane w technice cyfrowej. W celu zapewnienia maksymalnej szybkości działania, syntezę układów arytmetyki stochastycznej przeprowadzono na elementach logicznych i przerzutnikach. Dla specjalizowanych układów sumatorów, subtraktorów, oraz multiplikatorów i układów potęgujących, wyznaczono dokładność przetwarzania. Przeprowadzono ich syntezę i implementację w układach FPGA, wyznaczając szybkość działania.
The paper presents fundamental circuits of stochastic arithmetic realized by means of digital technology. In order to ensure the maximum operational speed, synthesis of stochastic arithmetic circuits has been performed on logical elements and triggers. Specialized stochastic adders on NOT and NAND elements (Fig.1) as well as on multiplexers (Fig. 3) both without and with randomization of the input data (Fig. 2) have been designed for disjoint events in binary random sequences. Specification of stochastic adders has been conducted in VHDL language, and their verification - in functional simulation mode (Fig. 4). The accuracy of the stochastic adder operation has been determined, whereas synthesis and implementation of these systems in FPGA structure allowed for showing the speed of stochastic adder operation with the frequency of timing exceeding 100 MHz. Similar investigations have been carried out for specialized stochastic subtractors. For independent binary random sequences, stochastic multipliers and squaring circuits (Fig. 6) have been designed, having a structure particularly useful for realization within programmable logical FPGA structures.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 627-629
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A digital true random number generator implemented in different Xilinx FPGAs
Cyfrowy generator ciągów losowych zaimplementowany w układach FPGA firmy Xilinx
Autorzy:
Matuszewski, Ł.
Jessa, M.
Powiązania:
https://bibliotekanauki.pl/articles/154959.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
true random number generator
ring oscillator
auxiliary source of randomness
cryptography
field programmable gate array (FPGA)
układy FPGA
generator losowy
oscylator pierścieniowy
kryptografia
Opis:
In cryptography we often require sequences of numbers with unpredictable elements. Such sequences cannot be produced by purely deterministic systems. A novel method for producing true randomness and increasing the randomness of a combined TRNG using ring oscillators is described. In this paper we show that the proposed method provides similar results for generators implemented using different technologies offered by Xilinx. Thus, the proposed generator can be implemented in different FPGAs with other elements of a cryptographic system.
W kryptografii często wymaga się ciągów liczb złożonych z nieprzewidywalnych elementów. Takie sekwencje nie mogą być wytwarzane w systemach czysto deterministycznych. Inżynierowie muszą opracować źródła losowości, których właściwości muszą być ocenione i potwierdzone przez niezależne badania, przynajmniej doświadczalnie. W artykule pokazano, że proponowana metoda wytwarzania losowości jest stabilna pod względem technologicznym. Uzyskano bardzo zbliżone rezultaty dla generatorów losowych zrealizowanych w strukturach FPGA (Field Programmable Gate Array) wykonanych w różnych technologiach jakie oferuje firma Xilinx. W żadnym przypadku nie korzystano z manualnego rozmieszczania elementów w matrycy FPGA, aby uzyskać lepsze rezultaty. Położenie poszczególnych składników zależało tylko od oprogramowania dostarczanego przez producenta. Zatem proponowany generator może być implementowany w różnych układach FPGA razem z innymi elementami systemu kryptograficznego.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 742-744
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Bezpośredni przetwornik czas-liczba z kodowaniem wielokrotnym
A direct time-to-digital converter with multiple coding
Autorzy:
Szplet, R.
Sondej, D.
Grzęda, G.
Powiązania:
https://bibliotekanauki.pl/articles/151174.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
przetwornik czas-liczba
metoda kodowania wielokrotnego
układy FPGA
precise time metrology
time-to-digital converter
wave union method
FPGA devices
Opis:
W artykule opisane są projekt i wyniki badań przetwornika czas-liczba o rozdzielczości 5,3 ps (1 LSB) i zakresie pomiarowym 428 ps. Do przetwarzania czasowo-cyfrowego użyta została metoda kodowania wielokrotnego. Metoda ta umożliwia pokonanie ograniczeń technologicznych współczesnych układów scalonych i uzyskanie wartości rozdzielczości mniejszej niż czas propagacji pojedynczej komórki linii kodującej. Przetwornik został zrealizowany w układzie programowalnym Spartan-6 firmy Xilinx.
This paper presents the implementation and tests results of a time-to-digital converter based on the wave union method and implemented in Spartan-6 FPGA (Xilinx). The converter has the resolution of 5,3 ps (1 LSB) in the measurement range of 428 ps and the integral nonlinearity of 3,8 LSB (Fig. 7). In the wave union method, contrary to the typical conversion methods with a single coding, the resolution is lower than the FPGA cell delay thanks to coding several transitions of the time event signal (Fig. 2). In addition, the linearity of conversion is increased by reducing the width of wide bins. Although, using a multi-transition pattern gives better performance, it also brings more problems to be solved. The main problems such as implementation of a pattern generator for certain amount of transitions, minimal delays between transitions and elimination of bubble errors are discussed in this paper. The pattern generator (Fig. 3) is implemented with use of a carry chain. It enables controlling the pattern by means of diagnostic and measurement software. Bubble errors (Fig. 4) are eliminated with a fast asynchronous encoder (Fig. 5). The diagnostic-control software (Fig. 6) allows to configure the pattern generator, launch the measurement session and generate a text file with all information needed to calculate conversion characteristics of the time-to-digital converter.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 842-844
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System fuzji obrazów wizyjnych i termowizyjnych dla potrzeb monitorowania otoczenia w czasie rzeczywistym
System of TV and thermal image fusion for real-time application monitoring
Autorzy:
Putz, B.
Timofiejczuk, A.
Bartyś, M.
Gwardecki, J.
Powiązania:
https://bibliotekanauki.pl/articles/156897.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
głowica optoelektroniczna
kamera termowizyjna
dopasowanie obrazów
korelacja fazowa
układy FPGA
optoelectronic head
thermal camera
image registration
image alignment
phase correlation
Laplacian pyramid
FPGA circuits
Opis:
Artykuł prezentuje stan prac nad systemem fuzji obrazów z kamer IR i TV realizowanym w ramach projektu rozwojowego. Omówiona została koncepcja systemu, metodyka badań laboratoryjnych, wybór algorytmów oraz ich implementacja sprzętowa działająca w czasie rzeczywistym. System zrealizowany w pojedynczym układzie FPGA wyróżnia się wysoką elastycznością i bardzo oszczędnym wykorzystaniem układów mnożących i logicznych. Przedstawione rozwiązania mają charakter ogólny i mogą mieć zastosowanie w różnorodnych systemach nadzoru i diagnostyki.
The paper presents the state of research dealing with TV and thermal image fusion (Fig. 3) performed within the framework of national research and development project. There are presented main results of the project. Solutions found are evaluated as general and therefore, the spectrum of possible implementations of the system pass over primary assumptions. Typical application areas of the image fusion system concern supervisory and diagnostics systems. The idea of the system, the methodology of laboratory research with the use of prototype platform, designed for testing algorithms realized as C plugins (Fig. 1), and laboratory optoelectronic head (Fig. 2) are presented. The paper presents as well the investigations of algorithms promising real-time implementation. Finally, the phase correlation algorithm for image registration [8] as well as Laplacian pyramid algorithm for image fusion ([9], Fig. 4, 5) have been chosen for system of TV and thermal image fusion. System has been realized on a chip making use from single FPGA (Fig. 6). Presented system stands out from similar solutions [2-4] with high flexibility, facility of quick reconfiguration and very good economical factors.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 784-788
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Stanowisko laboratoryjne do badania wielowymiarowych algorytmów regulacji
Laboratory stand for the study of multivariable control algorithms
Autorzy:
Wojtulewicz, A.
Chaber, P.
Ławryńczuk, M.
Powiązania:
https://bibliotekanauki.pl/articles/274995.pdf
Data publikacji:
2015
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
regulacja predykcyjna
procesy wielowymiarowe
systemy wbudowane
mikroprocesory
układy FPGA
predictive control
multiple-input multiple-output processes
embedded systems
microprocessors
FPGAs
Opis:
W pracy opisano projekt i realizację stanowiska laboratoryjnego do testowania algorytmów regulacji. Przedstawiono budowę mechaniczną oraz elektroniczną. Omówiono funkcje programowe umożliwiające sterowanie procesem. Podkreślono uniwersalność stanowiska, która polega na szerokich możliwościach konfiguracji, gdyż można badać prosty proces jednowymiarowy oraz skomplikowane procesy wielowymiarowe. Opisano możliwości zastosowania stanowiska, w szczególności do testowania algorytmów regulacji zaimplementowanych w systemach wbudowanych, wykorzystujących mikroprocesory, układy FPGA oraz sterowniki PLC. Omówiono przykład regulacji procesu za pomocą algorytmu regulacji predykcyjnej zaimplementowanego na mikroprocesorze.
The article describes the design and implementation of a laboratory test-bench which may be used to evaluate control algorithms. Mechanical and electronic details are presented. The software features that allow to control the test-bench are discussed. The test-bench is very flexible since it may be easily configured to act as a single-input single-output process and as a number of complicated multiple-input multiple-output processes. Existing possibilities of development of control algorithms implemented on embedded systems based on microprocessors, FPGAs and PLCs are discussed. Finally, an example implementation of a model predictive control algorithm on a microprocessor is detailed.
Źródło:
Pomiary Automatyka Robotyka; 2015, 19, 4; 15-20
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Stochastyczne komparatory i ich realizacja w strukturach FPGA
Stochastic comparators and their implementation in FPGA
Autorzy:
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/153983.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
przetworniki informacji
funkcja skokowa
ciągi losowe
sprzętowe komparatory
sprzętowe komparatory stochastyczne
układy FPGA
information converters
step function
random sequences
hardware stochastic comparators
FPGA devices
Opis:
W artykule przedstawiono sprzętową realizację komparatorów stochastycznych, porównujących niezależne losowe ciągi binarne. Wykorzystując skokową funkcję Heaviside'a, oraz stochastyczne układy mnożąco - sumujące, opracowano strukturę komparatora. Dla zapewnienia maksymalnej szybkości działania komparatora zastosowano elementy cyfrowe oraz rejestry przesuwające. Przeprowadzono syntezę komparatora w układach FPGA oraz przeprowadzono badanie prototypu, uzyskując wysoką szybkość działania oraz pewność realizacji funkcji skokowej.
The paper presents a principle of operation of stochastic comparators and their role in modeling and controlling transport processes. For hardware stochastic comparators comparing synchronous binary random sequences, the block diagrams have been designed on AND and OR elements (Fig. 1) as well as on NAND elements (Fig. 2) applying the Heaviside step function. There is presented a functional diagram of a specialized stochastic comparator (Fig. 4) with hardware realization of the Heaviside function in which squaring (Fig.3) and stochastic multiply-adder circuits have been applied . In order to ensure the maximum operational speed of the comparator, logical elements and shift registers have been used. Specification of the comparator has been conducted in VHDL language, and its synthesis and implementation - in FPGA circuits. The results of simulation investigations confirmed the correctness of stochastic comparator operation. The step characteristics of comparator switching have been obtained after several strokes of circuit operation.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 630-632
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wysokorozdzielczy konwerter czasowo-cyfrowy z próbkowaniem impulsu
A high resolution time-to-digital converter based on pulse sampling
Autorzy:
Szplet, R.
Jarzyński, S.
Powiązania:
https://bibliotekanauki.pl/articles/153993.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
konwerter czas-liczba
metoda próbkowania
zegar wielofazowy
układy FPGA
precise time metrology
time-to-digital converter
sampling method
multiphase clock
FPGA devices
Opis:
W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.
The paper describes the design and test results of a time-to-digital converter with 9 ps resolution and measurement uncertainty below 31 ps. The converter has been implemented in a programmable device Cyclone manufactured by Altera. The time-to-digital conversion is based on sampling of a periodic square signal. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and is sampled with the use of a high frequency clock. This method is innovative in the kind of application and it has not been implemented in an integrated circuit so far. In order to achieve both high resolution and high measurement uncertainty the four-phase sampling clock has been used. Such solution allows for fourfold reduction in a number of cycles in the loop and consequently to diminish the measurement error significantly. The four-phase clock has been generated with an embedded PLL functional block. An issue of fundamental importance for the successful implementation of the converter was the use of two short pulses as a representation of the begin and the end of a measured time interval instead of a single long-width pulse. In this way an unpredictable shrinking or stretching of a measured time interval by elements of the delay loop that have different propagation times for rising and falling edges has been avoided. The measurement as well as calculation and processing of obtained results are controlled with the use of dedicated user interface worked out in C++.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 642-644
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scalony konwerter czas-liczba z użyciem metody licznikowej i zegara wielofazowego
Integrated time-to-digital converter with the use of the counter method and a multiphase clock
Autorzy:
Szplet, R.
Gołaszewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156312.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
konwerter czas-liczba
metoda licznikowa
zegar wielofazowy
układy FPGA
precise time metrology
time-to-digital converter
counter method
multiphase clock
FPGA devices
Opis:
W artykule przedstawione są projekt i wyniki badań konwertera czas-liczba o rozdzielczości 78 ps i niepewności pomiarowej poniżej 100 ps. Pomiar czasu realizowany jest z użyciem 32 liczników zliczających okresy szesnastofazowego zegara o częstotliwości 400 MHz. Ponieważ aktywne są obydwa zbocza zegara jest on równoważny pojedynczemu sygnałowi zegarowemu o częstotliwości 12.8 GHz, co umożliwia osiągnięcie średniej rozdzielczości ok. 78 ps przy interpolacji jednostopniowej. Budowa opisanego konwertera czasliczba pozwala na łatwe rozszerzanie zakresu pomiarowego, wynoszącego 164 žs, poprzez zwiększanie pojemności użytych liczników dwójkowych. Sterowanie procesem pomiarowym oraz wyznaczanie i przetwarzanie wyników pomiarów odbywa się z użyciem dwóch procesorów programowych NIOS II zintegrowanych z konwerterem w układzie programowalnym Stratix II firmy Altera.
This paper describes design and test results of the time-to-digital converter with 78 ps resolution and accuracy below 100 ps. The time interval measurement is performed with the use of 32 binary counters counting periods of 16-phase clock of the 400 MHz frequency. Since both edges of the clock are active it is an equivalent of a single clock signal of 12.8 GHz frequency, which provides a mean resolution of about 78 ps in a single interpolation stage. The structure of the converter allows to extend its measurement range (164 žs) easily by increasing the capacity of used binary counters. The measurement as well as calculation and processing of obtained results are controlled by two soft-core processors NIOS II implemented together with the converter in a single programmable device from family Stratix II (Altera).
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 591-593
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wybrane interfejsy chirurg-maszyna w strukturze systemu wizyjnego i sterowania telemanipulatorów chirurgicznych rodziny Robin Heart
Man-Machine interfaces in the structure of control and vision system of Robin Heart surgery telemanipulator
Autorzy:
Kostka, P.
Nawrat, Z.
Powiązania:
https://bibliotekanauki.pl/articles/276674.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
telemanipulator chirurgiczny
MMI
system sterowania
układy reprogramowalne FPGA
inżynieria biomedyczna
surgery telemanipulator
Man Machine Interface
FPGA
biomedical engineering
Opis:
Przedstawiono nowe projekty interfejsu kontaktu chirurg-telemanipulator oraz sprzętowo-programowe rozwiązania w strukturze systemu sterowania opartego o reprogramowalne układy FPGA, umożliwiające włączenie zadajników do systemu Master-Slave telemanipulatora chirurgicznego Robin Heart. Badane i przedstawione w pracy zostały zadajniki bazujące zarówno na manipulacji za pomocą kończyny górnej, jak i dolnej. W konsoli sterującej systemu, stanowiącej zintegrowany system akwizycji, przetwarzania i wizualizacji sygnałów z podstawowych kanałów komunikacyjnych systemu, przedstawiono również projekt i testy wstępne toru obrazowania przestrzennego 3D dla poprawy jakości pracy chirurga. Opisano wykorzystanie przygotowanych interfejsów i systemu sterowania w eksperymentach na zwierzętach, telemanipulacji na duże odległości oraz w przygotowaniach do pierwszego testu klinicznego dla telemanipulatora toru wizyjnego Robin Heart.
New construction of Man-Machine Interfaces, 3D vision channel and control system structure of Robin Heart surgery telemanipulator are presented. Input module of control system work on the base of reprogrammable FPGA chip, which revealed to be an universal and elastic solution for different types of sensors in Master tool. New Master/Operator devices make possibile to use both upper and lower limb to control the robotnic arm. Prepared system was tested on several animal experiments and long distance teleoperation.
Źródło:
Pomiary Automatyka Robotyka; 2012, 16, 2; 420-423
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System sterowania cyfrowego DLH z procesorami DSP i układami CPLD/FPGA - nowe moduły jednostek centralnych
New CPU modules for digital control system DLH based on digital signal processors and programmable logic
Autorzy:
Dębowski, L.
Powiązania:
https://bibliotekanauki.pl/articles/159208.pdf
Data publikacji:
2005
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
Tematy:
moduł jednostki centralnej
system sterowania DLH
procesor DSP
układy programowalne CPLD/FPGA
Opis:
Przedstawiono architekturę elastycznego systemu sterowania DLH przeznaczonego do współczesnych urządzeń energoelektronicznych i pomiarowych. Omówiono własności nowych generacji procesorów DSP. Przedstawiono nowe rozwiązania szybkich modułów jednostek centralnych z procesorami sygnałowymi i układami programowalnymi CPLD/FPGA. Podano przykłady zastosowań zaproponowanych rozwiązań.
The paper presents an overview of the flexible digital control system DLH. The system is dedicated for advanced power electronics and industrial measurement applications. The basic features of high-peformance 32-bit digital signal processors are summarized. New designs of fast CPU modules based on DSPs and CPLDs/FPGAs with some application examples of the DLH system are presented.
Źródło:
Prace Instytutu Elektrotechniki; 2005, 222; 139-162
0032-6216
Pojawia się w:
Prace Instytutu Elektrotechniki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
Rational fraction arithmetic unit IP-core generator
Autorzy:
Maslennikow, O.
Ratuszniak, P.
Sergiyenko, A.
Powiązania:
https://bibliotekanauki.pl/articles/156200.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
systemy czasu rzeczywistego SoC
arytmetyka ułamkowa RFA
język opisu sprzętu
VHDL
generator IP Core
układy reprogramowalne FPGA
bloki DSP
system on chip
rational fraction arithmetic
FPGA
DSP
Opis:
W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 514-516
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Oparty o cyfrowe układy reprogramowalne i analogowe wzmacniacze mocy system kompensacji odkształceń wnęk nadprzewodzących w akceleratorach liniowych
Compensation System Based on FPGA Devices and Analog Power Amplifiers for Correction of Superconducting avities Deformations in Linacs
Autorzy:
Przygoda, K.
Poźniak, T.
Powiązania:
https://bibliotekanauki.pl/articles/156328.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy reprogramowalne FPGA
przetwarzanie potokowe
wzmacniacz mocy
piezoelektryczne elementy wykonawcze
wnęka nadprzewodząca
odstrojenie wnęki
akcelerator liniowy
FPGA
pipeline computation
power amplifier
piezoelectric actuators
superconducting cavity
cavity detuning
linear accelerator
Opis:
Podczas pracy impulsowej akceleratora, komory nadprzewodzące ulegają odkształceniom. Do ich kompensacji stosowane są piezoelektryczne elementy wykonawcze sterowane przez wzmacniacze mocy. Jest to część analogowa systemu. Do części cyfrowej zalicza się kontroler oparty o reprogramowalne układy cyfrowe. Wzmacniacze mocy wzmacniają sygnał korekcyjny do poziomu umożliwiającego wysterowanie elementów wykonawczych, zaś kontroler wylicza odpowiedź wnęk na ten sygnał. Wszystkie bloki obliczeniowe zostały zoptymalizowane pod względem zajętości zasobów układu reprogramowalnego. Artykuł przedstawia wyniki testów opisywanego systemu w środowisku akceleratora liniowego FLASH.
The Superconducting (SC) cavities are deformed during the pulse operation of the linear accelerators. Power amplifiers together with piezoelectric actuators are used for the compensation purpose as an analog parts of the system. The digital part consists of dedicated control board - Simcon DSP based on FPGA device Virtex II Pro from Xilinx. The power amplifiers - Piezo Drivers are used to amplify the correction signal with the proper voltage levels allowing to drive the actuators. The cavities' response for compensation signal - detuning is calculated by digital controller. The computation blocks were optimized to meet available FPGA resources and latency of 10 ns. The detuning result will be applied for closed feedback operation of the controller. The paper presents the recent development of the system and performed tests in FLASH (Free Electron Laser in Hamburg) accelerator.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 598-601
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja sprzętowa odejmowania tła metodą ViBe w układzie FPGA
Hardware implementation of the ViBe background subtraction method in FPGA
Autorzy:
Kryjak, T.
Gorgoń, M.
Powiązania:
https://bibliotekanauki.pl/articles/155000.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy rekonfigurowalne FPGA
przetwarzanie i analiza obrazów
generacja tła
odejmowanie tła
segmentacja obiektów ruchomych
algorytm ViBe
FPGA
reconfigurable devices
image processing and analysis
background generation
background subtraction
moving object detection
ViBe algorithm
Opis:
W artykule zaprezentowano implementację sprzętową nowatorskiego algorytmu odejmowania tła ViBe (ang. VIsual Background Extractor) w układzie rekonfigurowalnym FPGA. Metoda ta opiera się na odmiennej od dotychczas opisywanych i realizowanych koncepcji modelowania tła. W pracy dokonano oceny możliwości przeniesienia algorytmu na platformę sprzętową, pokazano dwie modyfikacje, które pozwoliły poprawić działanie metody oraz omówiono zrealizowany system sprzętowy. Według wiedzy autorów jest to pierwszy opis implementacji tego algorytmu w układzie FPGA.
This paper presents a hardware implementation in the FPGA reconfigurable device of ViBe - a novel background subtraction algorithm. The method is based on a different, from those previously described and implemented, background modelling concept. It partly uses random numbers, which allowed us to significantly reduce the buffer size in relation to the standard methods like mean or median form a buffer. A detailed description of ViBe can be found in papers [6, 7, 8]. In this paper the role of background generation algorithms in image processing and analysis systems, with particular emphasis on hardware implementations is discussed (Section 1). The ViBe algorithm is described in Section 2. Then an analysis of the possibility of implementing ViBe in FPGA is presented (Section 3). Section 4 describes two proposed modifications: the use of the CIE Lab colour space and the enhanced flashing pixels detection method. Their desirability has been confirmed quantitatively using the "ChangeDetection" database [9]. A detailed description of the designed ViBe hardware module and image processing system is presented in Section 5. The scheme of the ViBe module is shown in Figure 5 and the whole system in Figure 4. Table 3 summarizes the hardware resource utilization. The proposed solution enables the detection of objects using the method ViBe and enables realtime processing of a colour 640 x 480 video stream at 60 frames per second. The obtained results confirm the high usefulness of FPGA in the implementation of advanced image processing and analysis algorithms.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1191-1194
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja algorytmu sekwencyjnego wyznaczania macierzy rozróżnialności zbiorów przybliżonych w układzie FPGA
Realization of a sequential algorithm related to rough sets methodology in FPGA
Autorzy:
Kopczyński, M.
Grześ, T.
Stepaniuk, J.
Powiązania:
https://bibliotekanauki.pl/articles/158571.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
zbiory przybliżone
układy programowalne
FPGA
rough sets
programmable logic structures
Opis:
W niniejszym artykule przedstawiono implementację sprzętową algorytmu stosowanego w obliczeniach związanych ze zbiorami przybliżonymi służącego do wyznaczania macierzy rozróżnialności. Istniejące dotychczas rozwiązania implementowały algorytm w językach programowania wysokiego poziomu. W wyniku prac badawczych stworzono i opisano w języku VHDL układ kombinacyjny realizujący równoważne obliczenia. Przeprowadzono badania porównawcze pod względem czasu potrzebnego do zakończenia obliczeń. Uzyskane wyniki pokazują ogromne przyspieszenie układu sprzętowego w porównaniu do implementacji programowej.
In this paper the authors present an example of sequential software algorithm implementation as a hardware unit using VHDL in FPGA programmable logic structure. The converted algorithm is one of the principal operations in the rough sets theory – discernibility matrix calculation. Rough sets methods are used in data analysis, knowledge discovery and datasets attributes downsizing. At present there are no complete hardware implementations of rough sets methods. The existing solutions are only software implementations which need huge amount of time for processing big datasets. The authors created hardware implementation of such an algorithm as a pure combinational unit described in the VHDL language. Software implementation was also created to compare processing times between two solutions. The obtained results show that the usage of a hardware processing unit gives huge acceleration in terms of the time needed to finish creating a discernibility matrix. The FPGA structure utilization focused on LEs (Logical Elements) and pins usage was also examined. The first section of the paper is an introduction to rough sets and FPGA structures. In the second section there are presented the example of entry dataset and the calculated discernibility matrix. This section also includes description of the algorithm for creating a discernibility matrix as well as the proposed hardware solution. The third section presents the experimental results for the processing time and FPGA structure utilization. The last section focuses on conclusions and plans for future research.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 5, 5; 321-324
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cyfrowa filtracja sygnałów z wykorzystaniem układów FPGA
Digital signal filtration using FPGA
Autorzy:
Skiwski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156727.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
FPGA
DSP48
filtry cyfrowe
programmable circuits
digital filters
Opis:
W artykule przedstawiono sposoby realizacji filtrów cyfrowych o skończonej odpowiedzi impulsowej z wykorzystaniem dedykowanych bloków w układzie FPGA. Proponowane rozwiązania dają nowe spojrzenie na tą gałąź systemów przetwarzania sygnałów ze względu na możliwość dokonywania filtracji sygnałów nawet w jednym cyklu zegara, co jest nieosiągalne dla systemów opartych na klasycznych procesorach DSP. Zaprezentowane zostało również kilka przykładów konstrukcji filtrów.
This article shows how to implement the finite impulse response digital filters using dedicated FPGA blocks. This is a new approach to the digital signal processing because single FPGA chips can perform the requested operations much faster than traditional single processor, making them in parallel. The consequence of that fact is the ability to implement the algorithm nearly direct way to the programmable structure, as shown in the Fig. 2 (structure) and Fig. 5 (hardware counterpart). Several filter designs are presented both with full parallel processing and semi-parallel processing. Despite of many advantages in the proposed solution there are also some disadvantages, for example lack of possibility to operate floating-point arithmetic and the difficulty to create high order filters.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 6, 6; 503-506
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja w układach FPGA wybranych fragmentów metody szybkiej segmentacji obrazów
FPGA implementation of selected parts of the fast image segmentation algorithm
Autorzy:
Żurek, D.
Wielgosz, M.
Jamro, E.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/155119.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
segmentacja obrazów
wektory wspierające
FPGA
układy rekonfigurowalne
picture segmentation
supportive vectors
reconfigurable logic
Opis:
Prezentowane w pracy badania dotyczą segmentacji obrazów metodą wektorów wspierających (ang. Support Vector Machine - SVM). Metoda ta opiera się na grupie kilkunastu wektorów wspierających, które posiadają cechy wybranych obiektów w obrazie. Implementacja przedstawionej procedury klasyfikacji wektorów wspierających została wykona zarówno programowo w języku C++ na procesorze ogólnego przeznaczenia AMD AthlonII P320 Dual-Core2.10 GHz, jak i sprzętowo w języku VHDL. Moduł klasyfikacji wektorów wspierających został zaimplementowany w układzie Xilinx Spartan 6.
The paper presents preliminary implementation results of image segmentation for the SVM (Support Vector Machine) algorithm. SVM is a dedicated mathematical formula which allows extracting selective objects from an input picture and assign them to an appropriate class. Consequently, a black and white images reflecting occurrence of the desired feature are derived from an original picture fed into the classifier. This work is primarily focused on the FPGA implementation aspects of the algorithm as well as on comparison of the hardware and software performance. A human skin classifier was used as an example and implemented both in AMD AthlonII P320 Dual-Core2.10 GHz and Xilinx Spartan 6 FPGA. It is worth emphasizing that the critical hardware components were designed using HDL, whereas the less demanding standard ones such as communication interfaces, FIFO, FSMs were implemented in HLL (High Level Language). Such an approach allowed both shortening the design time and preserving high performance of the hardware classification module. This work is a part of the Synat project embracing several initiatives aiming at creation of a repository of images to which are to be assigned descriptive name according to their contents. Such a database of tagged images will significantly reduce the search time, since only picture tags will be processed instead of images, so the process will involve simple string operations rather than image recognition. The project is a huge challenge due to an immense volume of data collected over the past years denoted today as the Internet resources. Therefore, the core part of the undertaking is to design andimplement a classification system which should be both reliable and fast. In order to achieve the high performance of a search engine, the most computationally intensive operations are to be ported to hardware.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 871-873
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Samorekonfigurowalny system cyfrowy
Self Reconfigurable Digital System
Autorzy:
Milik, A.
Mocha, J.
Powiązania:
https://bibliotekanauki.pl/articles/156180.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
PLD
FPGA
dynamiczna rekonfiguracja
układy kontekstowe
synteza logiczna
dynamic reconfiguration
logic synthesis
decomposition
Opis:
W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.
The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 483-485
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Automatyczna implementacja programowo-sprzętowa algorytmów sterowania w układach FPGA
Automatic software-hardware implementation of control algorithms in FPGA
Autorzy:
Petko, M.
Lubieniecki, M.
Staworko, M.
Powiązania:
https://bibliotekanauki.pl/articles/156827.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
implementacja sterowania
architektury sterowników
układy programowalne
FPGA
controller implementation
controller architectures
programmable devices
Opis:
W artykule przedstawiono procedurę sprzętowo-programowej implementacji algorytmów sterowania w systemie w układach programowalnych opartej na automatycznej generacji kodu części sprzętowej i programowej ze schematu Simulinka. Opracowany generator kodu umożliwia syntezę komponentów sprzętowych, kompilację programu z interfejsami części sprzętowej dla mikroprocesora typu soft-core oraz dokładną symulację zaimplementowanego algorytmu w Simulinku. Metodologia i narzędzie zostały zweryfikowane na przykładzie sterownika robota równoległego.
The paper presents a procedure of control algorithms hardware-software implementation in a System-on-a-Programmable-Chip based on automatic generation of a code for hardware and software parts and their interfaces from a Simulink model. The developed code generator allows for synthesis of hardware components, compilation of a program with hardware interfaces for the soft-processor and accurate simulation of the implemented algorithm in Simulink. The methodology and tools were verified in a case study of a parallel robot control algorithm. Section 2 contains assumptions for the procedure, Section 3 - its description. Section 4 covers the automation method and describes functions of the code generator software. The automated design flow that includes the code generator is shown in Fig. 2. The code generator products and their use are presented in Fig. 3. The example of the parallel robot controller implementation is given in Section 5. The robot control algorithm scheme in Simulink is presented in Fig. 4. The obtained results show that the differences between the values of the control signal produced in FPGA and those in Simulink (Fig. 5) are smaller than the resolution of the output digital-to-analog converter. It proves that the considered procedure and code generator software correctly transformed the control system from the Simulink scheme. The presented tool enables fast, error free FPGA implementation of control algorithms specified on a high level of abstraction.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 5, 5; 297-300
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Prototyp stacji monitoringu klimatu akustycznego wykorzystujący układ FPGA
The prototype of an acoustic climate monitoring system based on FPGA
Autorzy:
Żywiec, W.
Śliwiński, M.
Ciesielka, W.
Gołaś, A.
Powiązania:
https://bibliotekanauki.pl/articles/157355.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
układy reprogramowalne
SoPC
klimat akustyczny
system monitoringu
reprogrammable devices
acoustic climate
monitoring system
Opis:
W artykule opisano autonomiczną stację monitoringu bazującą na systemie wbudowanym typu SoPC. W strukturze FPGA zintegrowano kontrolery urządzeń peryferyjnych. Wykorzystano stację pogodową oraz miernik wielkości akustycznych pozwalające na pomiar warunków pogodowych i parametrów klimatu akustycznego oraz raportowanie zdarzeń. System umożliwia zdalny monitoring i kontrolę przez sieć GSM i Ethernet oraz prezentację wartości na ekranie LCD. Innowacją jest także integracja z inteligentnym budynkiem.
In this paper, the prototype of a monitoring system is presented. Its central unit is an embedded system designed as SoPC (System on a Programmable Chip). This design allows for autonomous work of the discussed system. The monitoring system uses variety of peripheral devices to achieve its goals. All the necessary controllers of implemented devices were integrated inside an FPGA circuit. The main elements are: a weather transmitter, a sound level meter and an analyser. These devices allow the measurement and recording of weather conditions and acoustic climate parameters. Moreover, detection and recording of the occurrence of significant events is possible. Additionally, the system is equipped with components enabling remote communication, monitoring and control of the entire station through the use of a GSM modem and Ethernet technology. The measured values may be also accessed by the user directly from the monitoring station, thanks to a 7-inch LCD screen with a touch panel. The most distinctive feature of the presented system is its destination for domestic use and integration with smart building systems.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 10, 10; 836-839
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Algorytmy i metody dwuprocesorowego sterowania precyzyjnym licznikiem czasu
Algorithms and methods for dual processor control system with precision time counter
Autorzy:
Sondej, T.
Gołaszewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/209588.pdf
Data publikacji:
2008
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
układy cyfrowe
system wieloprocesorowy
układy SoC
FPGA
precyzyjny licznik czasu
digital systems
multiprocessor system
system-on-chip
precision time counter
Opis:
W artykule przedstawiono projekt oprogramowania systemu wieloprocesorowego, składającego się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. W artykule przedstawiono również opis projektu sprzętowego oraz problem komunikacji pomiędzy procesorami w systemie wieloprocesorowym.
This paper presents issues of designing and implementing soft ware for multiprocessor systems. Practical example consists of two soft core processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80-ps resolution. The first processor runs as a server, providing communication and supervision of the system via the Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2008, 57, 4; 309-326
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wielordzeniowa jednostka centralna sterownika logicznego z czasowo-deterministycznym oprogramowaniem
A PLC Multi-Core Precision Timed CPU
Autorzy:
Milik, A.
Pułka, A.
Powiązania:
https://bibliotekanauki.pl/articles/154040.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
Maszyna deterministyczna czasowo
FPGA
układy wieloprocesorowe
PLC
Precision Timed CPU
multiprocessor system
Opis:
Maszyna deterministyczna czasowo, w odróżnieniu od typowej realizacji programowej pozwala na bardzo precyzyjną realizację zadania w czasie. Problem kolejności przetwarzania i dostępu do danych wspólnych, występujący we współbieżnej realizacji wielu zadań jest łatwy do opanowania. Artykuł przedstawia próbę implementacji wieloprocesorowej jednostki centralnej, wykorzystującej mechanizmy zapewniające determinizm czasowy. Obok implementacji przedstawiono również metodykę generacji wielowątkowego programu sterowania.
Modern processors are optimized to execute instructions as fast as it is possible. A program is written in timeless domain. Problems of data integrity arise when facing a problem of concurrent multithread execution. The shared variables that are used by different threads must be processed in proper order, otherwise race conditions may occur, leading to incorrect results. A precision timed CPU helps to execute tasks in the precisely defined period of time. Time dependencies between properly scheduled tasks at compile time allow preserving the proper order of data processing. The proposed multi core CPU (Fig. 2) consists of 4 CPUs equipped with: local memory (MEM), time control units (TC - Fig. 3) and shared memory (SH_MEM). Time control unit allows controlling the execution time of a current task. The CPU loads to the TC required period of time and starts task execution. When the task is completed, CPU notifies TC which disables the instruction execution until passing the given period of time. The shared memory is constructed of dual port memory. It is equipped with arbitration unit with priority rotation that is able to properly split access requests. The control program is compiled to intermediate form of a directed acyclic graph (DAG - Fig. 1) which is then used to optimize the given problem and for scheduling purposes (Fig. 5).
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 681-683
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC
Xilinx Virtex-4 - based PLC CPUs development platform
Autorzy:
Chmiel, M.
Mocha, J.
Hrynkiewicz, E.
Powiązania:
https://bibliotekanauki.pl/articles/156701.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowalny sterownik logiczny PLC
jednostka centralna
przetwarzanie współbieżne
układy programowalne
FPGA
programmable logic controller (PLC)
central processing unit
concurrent operation
FPGA-field programmable gate array
Opis:
Artykuł prezentuje koncepcję platformy sprzętowo-programowej umożliwiającej testowanie różnych rozwiązań konstrukcyjnych jednostek centralnych sterowników programowalnych. Platforma do testowania jednostek bazuje na układzie FPGA Virtex-4 oraz opracowanym dedykowanym oprogramowaniu narzędziowym, umożliwiającym testowanie oraz badania właściwości opracowywanych jednostek. Przedstawiono wybrane dwuprocesorowe bitowo-bajtowe jednostki spotykane w literaturze, zorientowane na maksymalnie efektywne wykorzystanie obydwu procesorów. Szczególną uwagę zwrócono na szybkość wykonywania programu sterowania oraz funkcjonalność jednostki.
To develop fast central processing units (CPUs) of programmable logic controllers (PLC) one can employ the architecture with two processors: a bit and a byte processor. The bit processor shall be responsible for processing the bit variables, while the byte processor shall be meant to deal with the byte (word) variables [1, 2, 3, 4, 5, 6]. In case of the double-processor architecture it is extremely important to synchronize operation of data exchange between the processors. The literature references report various synchronization methods [9, 10, 11, 12] that are described in Section 3. Sections 4 and 5 outline the combined hardware and software platform intended to enable testing and comparison between various architectures of CPUs. The presented solution employs a programmable FPGA module from the Virtex-4 family [7, 8], that are described in Section 2. The newly developed software enables compilation of application programs dedicated for the presented architecture. To develop programs for the presented solution the authors used the assembler-type programming language very similar to STL language that is normally applicable to STL controllers from Siemens [13, 14]. The software developed for PC computers make it possible to define new instructions for processors both on hardware and software levels (Fig. 1). The presented solution takes advantage of components that are typical for FPGA modules, such as BockRAM memory units (Fig. 2). The presented platforms enable further research and development efforts intended to design fast CPUs for programmable logic controllers.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 55-57
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Ocena wydajności procesorów wbudowanych w układy FPGA
Evaluation of performance of processors embedded in FPGAs systems
Autorzy:
Sondej, T.
Zagoździński, L.
Pełka, R.
Powiązania:
https://bibliotekanauki.pl/articles/208418.pdf
Data publikacji:
2006
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
układy cyfrowe
procesor sprzętowy
procesor programowy
benchmark
system-on-chip
FPGA
digital systems
hard-processor
soft-processor
Opis:
W artykule przedstawiono ocenę wydajności sprzętowego (PowerPC) i programowego (MicroBlaze) procesora, wbudowanego w układ FPGA typu Virtex-4 firmy Xilinx. Uzyskane miary wydajności zestawiono z wynikami uzyskanymi dla procesorów autonomicznych typu ARM i DSP. Opisane szczegółowe porównanie procesorów wbudowanych w układ FPGA może pomóc projektantowi w wyborze sprzętowego lub programowego procesora dla różnych aplikacji oraz daje ogólną ich ocenę w porównaniu z procesorami autonomicznymi. Badania wydajności przeprowadzono na dwa sposoby: pierwszy dotyczył testów dla jednakowej częstotliwości pracy zegara (100 MHz) i różnych konfiguracji pamięci, natomiast drugi przeprowadzono dla częstotliwości maksymalnych.
This paper describes a simple, yet effective and convenient method for evaluation of the computing performance of hard- and soft-processor (PowerPC and Micro-Blaze, respectively) embedded in Virtex-4 FPGA from Xilinx. Experimental results have been compared with standalone ARM and DSP microprocessors. Detailed comparison of the performance of both processors is presented to help designers to choose between the hard- and soft-processor in different applications. This comparison has been performed in twofold way: the PowerPC and Micro-Blaze cores have been tested at the same clock frequency (100 MHz) for some available configurations of the memory subsystem, and maximum performance factors of both cores have been measured using maximum clock speed.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2006, 55, sp.; 27-42
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A platform for joint analysis of biosignals ensembles in real-time using FPGA
Platforma do analizy całości biosygnałów za pomocą FPGA
Autorzy:
Mierzejewski, K.
Véjar, A.
Powiązania:
https://bibliotekanauki.pl/articles/261470.pdf
Data publikacji:
2016
Wydawca:
Politechnika Wrocławska. Wydział Podstawowych Problemów Techniki. Katedra Inżynierii Biomedycznej
Tematy:
biosignals
joint analysis
mutual information
DSP
FPGA
biosygnały
zintegrowana analiza
informacja wzajemna
Cyfrowe Przetwarzanie Sygnałów
programowalne układy cyfrowe
Opis:
We present the design of a platform for acquisition and digital processing of biosignals. The objective of this platform is to process biosignals in real-time to obtain quantitative indicators for joint analysis of biosignals ensembles. An important indicator of non-linear dependence between signals is the mutual information. The estimation of the mutual information between signals is time- and resource-consuming when using standard software implementations on normal computers. To circumvent the calculation limitations on standard software implementations we use a reconfigurable computing unit of type FPGA, were the calculation of mutual information is specified in hardware.
Przedstawiamy projekt platformy służącej do pozyskiwania i cyfrowej obróbki biosygnałów. Jej zadaniem jest przetwarzanie biosygnałów w czasie rzeczywistym w celu uzyskania wskaźników ilościowych dla zintegrowanej analizy zespółów biosygnałów. Ważnym wskaźnikiem nieliniowej zależności pomiędzy sygnałami jest informacja wzajemna. Jej oszacowanie pomiędzy sygnałami przy użyciu standardowego oprogramowania na zwykłych komputerach jest mało wydajne i czasochłonne. Aby obejść ograniczenia narzucone przez narzędzia zwykle wykorzystywane w tym celu, zastosowano rekonfigurowalną jednostkę typu FPGA, w której obliczenia informacji wzajemnej są określone.
Źródło:
Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna; 2016, 22, 4; 253-260
1234-5563
Pojawia się w:
Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
On arithmetic operation implementation in a reconfigurable logic controller
Autorzy:
Milik, A.
Pułka, A.
Powiązania:
https://bibliotekanauki.pl/articles/155175.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowalne
PLC
high level logic synthesis
arithmetic
reconfigurable hardware
Opis:
W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.
The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 842-844
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
EMB-based synthesis of Moore FSM
Autorzy:
Kołopieńczyk, M.
Barkalov, A.
Titarenko, L.
Powiązania:
https://bibliotekanauki.pl/articles/972136.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Moore FSM
RAM
wbudowane bloki pamięci
projektowanie
układy logiczne
Mealy FSM
FPGA
Embedded Memory Block
design
logic circuit
Opis:
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 776-780
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System wbudowany dedykowany dla "inteligentnego budynku" wykorzystujący układ FPGA
The embedded system as a smart building control unit using FPGA
Autorzy:
Śliwiński, M.
Żywiec, W.
Ciesielka, W.
Gołaś, A.
Powiązania:
https://bibliotekanauki.pl/articles/152356.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
układy reprogramowalne
SoPC
zdalne zarządzanie
akwizycja danych
automatyzacja budynku
inteligentny budynek
reprogrammable devices
smart building
remote control
data acquisition
Opis:
W artykule zaprezentowano system wbudowany dedykowany dla „inteligentnego budynku” wykorzystujący układ FPGA. W założeniach systemu skoncentrowano się na umieszczeniu w jednym układzie procesora programowalnego wspomaganego dedykowanymi układami logicznymi. Zapewniono w ten sposób równoległą i niezależną pracę urządzeń pomiarowych, wykonawczych oraz obsługujących komunikację bezprzewodową. Artykuł zawiera krytyczną analizę przedstawionego rozwiązania i porównanie z komercyjnie dostępnymi.
The purpose of this paper is to present System-on-a-Programmable-Chip approach to design of a smart building control unit. It focuses on observed and potential profits as well as problems possible and encountered during realization of such a system. The discussed project utilizes an FPGA device as the basis of the embedded system consisting of both memory and logic elements along with intellectual property (IP) processor core and custom hardware. The main emphasis of the system concept was to incorporate wireless communication and to free processor resources by moving more demanding tasks to dedicated logic structures. Modules implemented in Hardware Description Language were designed to provide parallel and independent control, communications, measurements and data acquisition. This paper presents the critical analysis of SoPC [7] control units for building management systems in comparison to other possible solutions [2-5] and accepted standards [1].
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 4, 4; 233-236
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-50 z 58

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies