Temat: układ FPGA - Katalog OPAC zbiorów

Skocz do pozycji: 1.

Tytuł:: Implementacja algorytmu korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej w układzie programowalnym
Implementation of response nonuniformity correction algorithm of microbolometer focal plane array in programmable logic device
Autorzy:: Orżanowski, T.
Sosnowski, T.
Kastek, M.
Powiązania:: https://bibliotekanauki.pl/articles/156248.pdf
Data publikacji:: 2008
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikrobolometr
korekcja niejednorodności
układ FPGA
micobolometer
nonuniformity correction
FPGA device
Opis:: W artykule jest przedstawiony algorytm korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej oraz jego implementacja w układzie programowalnym FPGA. Algorytm NUC (nonuniformity correction) łączy właściwości korekcji jednopunktowej i korekcji dwupunktowej, które są stosowane do kompensacji niejednorodności odpowiedzi matrycy detektorów podczerwieni. Podstawowa różnica między zaproponowanym algorytmem NUC a standardowym algorytmem korekcji dwupunktowej jest w sposobie wyznaczania współczynników korekcji przesunięć charakterystyk poszczególnych mikrobolometrów w matrycy. Pozwala to zredukować liczbę operacji matematycznych wykonywanych sprzętowo podczas korekcji do jednego mnożenia i dwóch operacji dodawania. Wszystkie moduły cyfrowe użyte do przetwarzania sygnału wyjściowego z matrycy, zbierania danych i wyświetlania obrazu zostały zaprojektowane za pomocą zestawu laboratoryjego Altera DSP Development Kit Stratix II Edition. Zaproponowany algorytm NUC był testowany z matrycą mikrobolometryczną 384´288 pikseli o rozmiarze detektora 35 žm firmy ULIS (Francja). Podczas badań uzyskano niejednorodność odpowiedzi matrycy mikrobolometrycznej po korekcji NUC poniżej 0,16 % (std dev/mean) dla zakresu temperatury ciała czarnego od 20 °C do 50 °C i zmiany temperatury otoczenia š2.5 °C. Niejednorodność odpowiedzi matrycy bez korekcji wynosiła 8,1 %.
A nonuniformity correction (NUC) algorithm for microbolometer infrared focal plane array (FPA) and its implementation on a field programmable gate array (FPGA) device are presented. The NUC algorithm integrates features of the one-point correction and the two-point correction (TPC) to compensate FPA response nonuniformity. The main difference between the proposed NUC algorithm and the standard TPC is in the way of offset coefficients evaluation for individual microbolometers in FPA. It allows reducing the number of mathematical operations performed by hardware to one multiplication and two additions. All digital modules for processing of FPA output, data collection, and image displaying have been designed by the use of the Altera DSP Development Kit Stratix II Edition. The proposed NUC algorithm was tested with the ULIS 384´288 microbolometer FPA with 35žm pixel-pitch. During tests the microbolometer FPA response nonuniformity (RNU) after correction was obtained under 0.16% (std dev/mean) at the blackbody temperature range from 20°C to 50°C and the ambient temperature change of š2.5°C. The RNU value was equaled 8.1% without any correction.
Źródło:: Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 526-528
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 2.

Tytuł:: Implementacja regulatora PID w układzie FPGA do sterowania aktywnym zawieszeniem magnetycznym z magnesami trwałymi
The FPGA implementation of the PID controller for the active magnetic bearing with permanent magnets
Autorzy:: Brzozowski, B.
Henzel, M.
Mazurek, P.
Powiązania:: https://bibliotekanauki.pl/articles/276703.pdf
Data publikacji:: 2012
Wydawca:: Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:: układ FPGA
regulator PID
zawieszenie magnetyczne
FPGA
PID algorithms
magnetic bearing
Opis:: Artykuł opisuje sposób implementacji cyfrowego algorytmu PID do zastosowania w sterowaniu aktywnym zawieszeniem magnetycznym. Do przetworzenia danych pomiarowych w tym układzie wykorzystane zostały przetworniki analogowo-cyfrowe i cyfrowo-analogowe z interfejsem równoległym. Algorytm sterowania został opracowany i przetestowany na płytkach ewaluacyjnych z układami FPGA. Otrzymane wyniki porównano z charakterystykami symulacyjnymi uzyskanymi w pakiecie MATLAB/Simulink. W artykule szczegółowo opisano układ sterowania z regulatorem PID.
In this article was presented an PID algorithm and its implementation in the control system of an active magnetic bearing. For input and output analog data parallel converters from Texas Instruments were used too. Digital PID algorithms were implemented and tested on FPGA chips from Xilinx Spartan Family. Results were compared with the results of PID controller simulated in Matlab/Simulink. The control system with the most optimal PID algorithm's implementation and adjustment was detailed.
Źródło:: Pomiary Automatyka Robotyka; 2012, 16, 2; 437-442
1427-9126
Pojawia się w:: Pomiary Automatyka Robotyka
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 3.

Tytuł:: System sterowania generatora reluktancyjnego przełączalnego z zastosowaniem procesora sygnałowego i układu FPGA
Control system of switched reluctance generator based on DSP and FPGA
Autorzy:: Bogusz, P.
Korkosz, M.
Powrózek, A.
Powiązania:: https://bibliotekanauki.pl/articles/1367623.pdf
Data publikacji:: 2015
Wydawca:: Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:: generator reluktancyjny przełączalny
procesor sygnałowy
układ FPGA
switched reluctance generator
DSP
FPGA
Opis:: In the paper a structure of a control system of four-phase 8/6 switched reluctance generator was presented. The control system was built based on DSP: dSPACE’s DS1104 card and FPGA: XILINX’s evaluation board Spartan 3-AN. DSP and FPGA were coupled together through serial port and proper functions in control process were assigned to them. Exemplary results of laboratory studies as waveforms of voltages and currents were given.
W niniejszej pracy przedstawiono strukturę systemu sterowania czteropasmowego generatora reluktancyjnego przełączalnego 8/6. Układ sterowania zbudowano z zastosowaniem karty DS1104 firmy dSPACE wyposażonej w procesor sygnałowy DSP (ang. Digital Signal Processor) oraz układu programowalnego FPGA (ang. Field Programmable Gate Arrays) – zestaw uruchomieniowy Spartan-3AN firmy XILINX. Oba układy zostały ze sobą sprzęgnięte poprzez port szeregowy i przydzielono im odpowiednie funkcje w procesie sterowania. Zamieszczono przykładowe wyniki badań eksperymentalnych w postaci przebiegów napięć i prądów.
Źródło:: Maszyny Elektryczne: zeszyty problemowe; 2015, 3, 107; 69-73
0239-3646
2084-5618
Pojawia się w:: Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 4.

Tytuł:: Methods of designing of compositional microprogram control units with mutual memory
Metody projektowania mikroprogramowanych jednostek sterujących o adresowaniu wspólnym
Autorzy:: Wiśniewski, R.
Barkalov, A. A.
Janik, A.
Powiązania:: https://bibliotekanauki.pl/articles/156222.pdf
Data publikacji:: 2008
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroprogramowany układ sterujący
programowalny układ FPGA
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Opis:: In the article four designing methods of Compositional Microprogram Control Unit (CMCU) will be described and compared. The first one - with mutual memory - is traditional way of synthesis of CMCU. Here operational vertices of the initial flow chart that describes the functionality of control units are replaced with operational linear chains that permit to minimize the number of internal states of the controller. Three remaining methods are based on the CMCU with mutual memory; however there are additional improvements that allow reducing the number of logic elements that are required for implementation of CMCU on programmable device. Detailed results of investigations will be shown in the paper. Authors have performed researches where over 100 benchmarks (descriptions of CMCU) were designed with all four methods and implemented on an FPGA. Results of implementation will be studied and analyzed in detail and described in the paper.
W referacie zaprezentowane zostaną cztery metody projektowania mikroprogramowanych jednostek sterujących. Pierwsza metoda to tradycyjny sposób syntezy sterownika o adresowaniu wspólnym. Na jej podstawie opracowane zostały trzy inne metody projektowania mikroprogramowanych układów sterujących. Wprowadzono modyfikacje w strukturze sterownika, których głównym celem była redukcja liczby wykorzystanych elementów logicznych podczas implementacji systemu w matrycach FPGA. W artykule przedstawione zostaną szczegółowe wyniki badań przeprowadzonych przez autorów. Każdy sterownik zaprojektowano wszystkimi czterema metodami, a następnie przeprowadzono operacje syntezy oraz implementacji. Końcowe wyniki zajętości poszczególnych wersji w programowalnych matrycach FPGA zostaną szczegółowo przeanalizowane.
Źródło:: Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 493-495
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 5.

Tytuł:: Design of microprogrammed controllers to be implemented in FPGAs
Autorzy:: Wiśniewski, R.
Barkalov, A.
Titarenko, L.
Halang, W. A.
Powiązania:: https://bibliotekanauki.pl/articles/907791.pdf
Data publikacji:: 2011
Wydawca:: Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:: jednostka sterująca
sterownik mikroprogramowany
układ FPGA
control unit
microprogrammed controller
field programmable gate array (FPGA)
Opis:: In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
Źródło:: International Journal of Applied Mathematics and Computer Science; 2011, 21, 2; 401-412
1641-876X
2083-8492
Pojawia się w:: International Journal of Applied Mathematics and Computer Science
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 6.

Tytuł:: Projektowanie sterowników mikroprogramowanych z wykorzystaniem bloków pamięci układów programowalnych
Design of microprogrammed controllers with dedicated memory blocks
Autorzy:: Wiśniewski, R.
Barkalov, A. A.
Halang, W. A.
Powiązania:: https://bibliotekanauki.pl/articles/151796.pdf
Data publikacji:: 2009
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: sterownik mikroprogramowany (mikroprogramowany układ sterujący)
programowalny układ FPGA
Microprogrammed Controller (Compositional Microprogram Control Unit)
field programmable gate array (FPGA)
Opis:: W artykule zaprezentowana zostanie nowa metoda projektowania sterowników mikroprogramowanych. W proponowanym rozwiązaniu zarówno moduł pamięci, jak i część adresująca sterownika realizowane są z wykorzystaniem dedykowanych bloków pamięci układów programowalnych. Dzięki temu układ sterujący może zostać w łatwy sposób zweryfikowany pod kątem bezpieczeństwa. Ponadto zredukowana zostaje liczba wykorzystanych elementów logicznych, które są niezbędne do implementacji układu sterującego w matrycach programowalnych. Trzecią istotną korzyścią proponowanej metody jest możliwość zastosowania częściowej rekonfiguracji zarówno części zarządzającej jak i modułu pamięci sterownika. Idea metody zostanie zilustrowana przykładem. Pokazane zostaną wszystkie kroki, które są niezbędne do realizacji układu z wykorzystaniem proponowanej metody.
A compositional microprogram control unit (also called a microprogrammed controller) is a multi-level device whose control unit consists of two main units. The first one is responsible for addressing microinstructions that are kept in a control memory. It is a simple finite-state machine. The role of the second unit is to hold and generate adequate microinstructions. Such a solution permits to minimize the number of logic elements required to implement the control unit. Therefore, wider areas of the target device can be accessed by other modules of the designed system. The control memory can be implemented using either logic elements or dedicated memory blocks of a chip. In this paper a new design method of microprogrammed controllers is proposed. Its idea is to implement the addressing part of microprogrammed controllers with memories. This kind of solutions has three main advantages. First of all, such designs can easily be verified thanks to the regular structure of memories, which fosters the inherent safety of entire control units. Moreover, in such a case the design is implemented with a System-on-Programmable-Chip (SoPC), the additional resources available there in form of programmable devices may be used. It is possible to implement the addressing part of a control unit with dedicated memory blocks of an SoPC, which results in a reduction of logic elements (especially look-up tables) required. Finally, the concept allows application of partial reconfiguration of an SoPC. Thus, the functionality of the whole controller can be easily and quickly modified. The proposed method is illustrated by an example. All steps required in order to design and prototype microprogrammed controllers based on the presented concept are shown in detail.
Źródło:: Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 569-571
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 7.

Tytuł:: Analiza mocy obliczeniowej platform sprzętowych dla wieloosiowego sterownika napędów bezpośrednich
Analysis of computing power of hardware platforms for amulti-axis controller of direct drives
Autorzy:: Góra, G.
Mars, P.
Petko, M.
Karpiel, G.
Powiązania:: https://bibliotekanauki.pl/articles/1197049.pdf
Data publikacji:: 2018
Wydawca:: Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:: moc obliczeniowa
mikrokontrolery ARM Cortex
układ FPGA
sterownik prądowy
computing power
ARM Cortex microcontrollers
FPGA
current loop
Opis:: The classic control system architecture of mechatronic devices consists of one master controller and axle controllers configured to work in positional, velocity or torque mode. This is due to the functional system division and the distribution of computing power and hardware resources to several independent units. However, modern hardware platforms with high computing power having a large amount of resources, in the form of hardware interfaces, built-in modules and general purpose ports enable integration of the main controller and axis controllers into a single integrated circuit. The article presents a comparison of the computing power of seven versions of systems based on FPGA chips and microcontrollers with ARM-Cortex Mx core. Performance tests were carried out by the direct drive controller’s current loop implementation consisting of the Clark and Park transforms, the PI controller, the unit normalization module and the SPWM type modulator. The level of the FPGA system hardware resources utilization was also presented in the case of Nios II soft processor usage, supported by the single-precision floating-point FPU hardware unit and additional coprocessor instructions for the trigonometric functions calculation.
Klasyczna architektura układu sterowania urządzeń mechatronicznych składa się z jednego nadrzędnego sterownika oraz sterowników osi, skonfigurowanych do pracy w trybie pozycyjnym, prędkościowym lub momentowym. Wynika to z podziału funkcjonalnego systemu oraz rozłożeniu mocy obliczeniowej i zasobów sprzętowych na kilka niezależnych jednostek. Jednak współczesne platformy sprzętowe dysponujące wysokimi mocami obliczeniowymi oraz posiadające dużą ilość zasobów, w postaci sprzętowych interfejsów, wbudowanych modułów oraz portów ogólnego przeznaczenia, pozwalają na integrację sterownika głównego oraz sterowników osi w jednym układzie scalonym. W artykule przedstawiono porównanie mocy obliczeniowej siedmiu wersji systemów bazujących na układach FPGA oraz mikrokontrolerach z rdzeniem ARMCortex Mx. Testów wydajności dokonano poprzez implementację pętli prądowej sterownika napędu bezpośredniego, składającej się z transformacji Clarka i Parka, regulatora PI, modułu normalizacji jednostek oraz modulatora typu SPWM. Przedstawiono również poziom wykorzystania zasobów sprzętowych układu FPGA w przypadku użycia soft-procesora Nios II wspomaganego sprzętową jednostką zmiennoprzecinkową pojedynczej precyzji FPU oraz dodatkowymi instrukcjami koprocesora do obliczenia funkcji trygonometrycznych.
Źródło:: Maszyny Elektryczne: zeszyty problemowe; 2018, 3, 119; 23-28
0239-3646
2084-5618
Pojawia się w:: Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 8.

Tytuł:: Analiza mocy obliczeniowej platform sprzętowych dla wieloosiowego sterownika napędów bezpośrednich
Analysis of computing power of hardware platforms for a multi-axis controller of direct drives
Autorzy:: Góra, Grzegorz
Mars, Piotr
Petko, Maciej
Karpiel, Grzegorz
Powiązania:: https://bibliotekanauki.pl/articles/303286.pdf
Data publikacji:: 2019
Wydawca:: Wydawnictwo Druk-Art
Tematy:: moc obliczeniowa
mikrokontrolery ARM Cortex
układ FPGA
sterownik prądowy
computing power
ARM Cortex microcontrollers
FPGA
current loop
Opis:: Klasyczna architektura układu sterowania urządzeń mechatronicznych składa się z jednego nadrzędnego sterownika oraz sterowników osi, skonfigurowanych do pracy w trybie pozycyjnym, prędkościowym lub momentowym. Wynika to z podziału funkcjonalnego systemu oraz rozłożenia mocy obliczeniowej i zasobów sprzętowych na kilka niezależnych jednostek. Jednak współczesne platformy sprzętowe, dysponujące wysokimi mocami obliczeniowymi oraz posiadające dużą ilość zasobów, w postaci sprzętowych interfejsów, wbudowanych modułów oraz portów ogólnego przeznaczenia, pozwalają na integrację sterownika głównego oraz sterowników osi w jednym układzie scalonym. W artykule przedstawiono porównanie mocy obliczeniowej siedmiu wersji systemów bazujących na układach FPGA oraz mikrokontrolerach z rdzeniem ARM-Cortex Mx. Testów wydajności dokonano poprzez implementację pętli prądowej sterownika napędu bezpośredniego, składającej się z transformacji Clarke i Parka, regulatora PI, modułu normalizacji jednostek oraz modulatora typu SPWM. Przedstawiono również poziom wykorzystania zasobów sprzętowych układu FPGA w przypadku użycia softprocesora Nios II, wspomaganego sprzętową jednostką zmiennoprzecinkową pojedynczej precyzji FPU oraz dodatkowymi instrukcjami koprocesora do obliczenia funkcji trygonometrycznych.
The classic control system architecture of mechatronic devices consists of one master controller and axle controllers configured to work in positional, velocity or torque mode. This is due to the functional system division and the distribution of computing power and hardware resources to several independent units. However, modern hardware platforms with high computing power having a large amount of resources, in the form of hardware interfaces, built-in modules and general purpose ports enable integration of the main controller and axis controllers into a single integrated circuit. The article presents a comparison of the computing power of seven versions of systems based on FPGA chips and microcontrollers with ARM-Cortex Mx core. Performance tests were carried out by the direct drive controller’s current loop implementation consisting of the Clarke and Park transforms, the PI controller, the unit normalization module and the SPWM type modulator. The level of the FPGA system hardware resources utilization was also presented in the case of Nios II soft processor usage, supported by the single-precision floating-point FPU hardware unit and additional coprocessor instructions for the trigonometric functions calculation.
Źródło:: Napędy i Sterowanie; 2019, 21, 2; 83-87
1507-7764
Pojawia się w:: Napędy i Sterowanie
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 9.

Tytuł:: Synteza mikroprogramowanych układów sterujących z identyfikacją wyjść oraz dekoderem funkcji
Synthesis of compositional microprogram control units with outputs identification and function decoder
Autorzy:: Wiśniewski, R.
Barkalov, A. A.
Powiązania:: https://bibliotekanauki.pl/articles/156316.pdf
Data publikacji:: 2008
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: mikroprogramowany układ sterujący
dekoder funkcji
programowalny układ FPGA
compositional microprogram control unit (CMCU)
function decoder
field programmable gate array (FPGA)
Opis:: W artykule zaprezentowana zostanie metoda umożliwiająca zmniejszenie liczby wyjść oraz funkcji logicznych modułów wewnętrznych układu sterującego poprzez zastosowanie identyfikacji wyjść łańcuchów bloków operacyjnych. Ponadto wprowadzony zostanie dodatkowy blok dekodera funkcji, który może zostać zrealizowany z wykorzystaniem dedykowanych bloków pamięci, co znacznie pozwala zmniejszyć liczbę elementów logicznych matryc FPGA. Szczegółowe badania przeprowadzone przez autorów potwierdzają skuteczność proponowanej metody. W porównaniu ze standardowym sposobem projektowania układów mikroprogramowanych, rozwiązanie wykorzystujące dekoder funkcji pozwala zmniejszyć liczbę wykorzystanych bloków logicznych średnio o 36%.
A new synthesis method of compositional microprogram control unit (CMCU) is presented in the article. The method is based on the modification in the traditional solutions. Application of an additional block - function decoder - permits to reduce the number of logic blocks used for implementation of the CMCU on FPGA. All steps required in order to synthesize CMCU with function decoder will be shown. Detailed investigations conducted by authors have shown that the proposed method permits to decrease the FPGA area used for implementation of the control unit up to 36% compared with traditional solutions.
Źródło:: Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 585-587
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 10.

Tytuł:: Realizacja urządzeń automatyki elektroenergetycznej na bazie układów FPGA
Realization of automatic power system devices based on FPGA chip
Autorzy:: Niklas, P.
Powiązania:: https://bibliotekanauki.pl/articles/156389.pdf
Data publikacji:: 2012
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: układ FPGA
przetwarzanie równoległe
sprzętowa realizacja
układ automatycznej synchronizacji prądnic
FPGA chip
parallel realization
hardware realization
automatic synchronizer of power units
Opis:: W artykule opisano wykorzystanie układu FPGA do realizacji układu automatycznej synchronizacji prądnic. Zastosowanie układu FPGA zapewnia w pełni sprzętową realizację procesu synchronizacji. Gwarantuje to deterministyczną i niezawodną realizację procesu synchronizacji. Układ FPGA pozwala również na równoległą realizację poszczególnych zadań procesu synchronizacji.
In the paper there is described implementation of a power object automatic synchronizer with use of the FPGA chip. The FPGA unit is a programmable chip. It is equipped with a specific set of logic elements, among which you can define the network of connections (Fig. 1). In this way, a hardware implementation of the desired functionality of the system is obtained [3]. The task of the automatic synchronizer is to connect a synchronized power object to parallel work, according to the amplitude, frequency and phase conditions. Given the very serious consequences of erroneous execution of the synchronization process [1], automatic synchronizers belong to the group of devices which puts very high demands for reliability. Application of FPGA provides fully hardware realization of the synchronization process. The advantage is high reliability, resulting from elimination of layers of software, which can be a potential source of errors. Another advantage is the true parallel realization of each task of the synchronization process. Each task is carried out in parallel by separate blocks of logic elements, as shown in Fig. 3. This solution also provides fully deterministic execution of the program code. The developed synchronizer enables full registration of parameters of the synchronization process, which is realized by application operating on a PC. Communication between the synchronization process and the application takes place via the Internet and the mechanism of direct memory access DMA. The communication diagram is shown in Fig. 5.
Źródło:: Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 84-87
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Informacja

Wyszukujesz frazę "układ FPGA" wg kryterium: Temat

Źródło danych

Dostawca treści

Kolekcja

Rok wydania

Wydawca

Temat

Autor

Typ dokumentu

Język