Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układ FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 25
Tytuł:
Implementacja algorytmu korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej w układzie programowalnym
Implementation of response nonuniformity correction algorithm of microbolometer focal plane array in programmable logic device
Autorzy:
Orżanowski, T.
Sosnowski, T.
Kastek, M.
Powiązania:
https://bibliotekanauki.pl/articles/156248.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikrobolometr
korekcja niejednorodności
układ FPGA
micobolometer
nonuniformity correction
FPGA device
Opis:
W artykule jest przedstawiony algorytm korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej oraz jego implementacja w układzie programowalnym FPGA. Algorytm NUC (nonuniformity correction) łączy właściwości korekcji jednopunktowej i korekcji dwupunktowej, które są stosowane do kompensacji niejednorodności odpowiedzi matrycy detektorów podczerwieni. Podstawowa różnica między zaproponowanym algorytmem NUC a standardowym algorytmem korekcji dwupunktowej jest w sposobie wyznaczania współczynników korekcji przesunięć charakterystyk poszczególnych mikrobolometrów w matrycy. Pozwala to zredukować liczbę operacji matematycznych wykonywanych sprzętowo podczas korekcji do jednego mnożenia i dwóch operacji dodawania. Wszystkie moduły cyfrowe użyte do przetwarzania sygnału wyjściowego z matrycy, zbierania danych i wyświetlania obrazu zostały zaprojektowane za pomocą zestawu laboratoryjego Altera DSP Development Kit Stratix II Edition. Zaproponowany algorytm NUC był testowany z matrycą mikrobolometryczną 384´288 pikseli o rozmiarze detektora 35 žm firmy ULIS (Francja). Podczas badań uzyskano niejednorodność odpowiedzi matrycy mikrobolometrycznej po korekcji NUC poniżej 0,16 % (std dev/mean) dla zakresu temperatury ciała czarnego od 20 °C do 50 °C i zmiany temperatury otoczenia š2.5 °C. Niejednorodność odpowiedzi matrycy bez korekcji wynosiła 8,1 %.
A nonuniformity correction (NUC) algorithm for microbolometer infrared focal plane array (FPA) and its implementation on a field programmable gate array (FPGA) device are presented. The NUC algorithm integrates features of the one-point correction and the two-point correction (TPC) to compensate FPA response nonuniformity. The main difference between the proposed NUC algorithm and the standard TPC is in the way of offset coefficients evaluation for individual microbolometers in FPA. It allows reducing the number of mathematical operations performed by hardware to one multiplication and two additions. All digital modules for processing of FPA output, data collection, and image displaying have been designed by the use of the Altera DSP Development Kit Stratix II Edition. The proposed NUC algorithm was tested with the ULIS 384´288 microbolometer FPA with 35žm pixel-pitch. During tests the microbolometer FPA response nonuniformity (RNU) after correction was obtained under 0.16% (std dev/mean) at the blackbody temperature range from 20°C to 50°C and the ambient temperature change of š2.5°C. The RNU value was equaled 8.1% without any correction.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 526-528
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja regulatora PID w układzie FPGA do sterowania aktywnym zawieszeniem magnetycznym z magnesami trwałymi
The FPGA implementation of the PID controller for the active magnetic bearing with permanent magnets
Autorzy:
Brzozowski, B.
Henzel, M.
Mazurek, P.
Powiązania:
https://bibliotekanauki.pl/articles/276703.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
układ FPGA
regulator PID
zawieszenie magnetyczne
FPGA
PID algorithms
magnetic bearing
Opis:
Artykuł opisuje sposób implementacji cyfrowego algorytmu PID do zastosowania w sterowaniu aktywnym zawieszeniem magnetycznym. Do przetworzenia danych pomiarowych w tym układzie wykorzystane zostały przetworniki analogowo-cyfrowe i cyfrowo-analogowe z interfejsem równoległym. Algorytm sterowania został opracowany i przetestowany na płytkach ewaluacyjnych z układami FPGA. Otrzymane wyniki porównano z charakterystykami symulacyjnymi uzyskanymi w pakiecie MATLAB/Simulink. W artykule szczegółowo opisano układ sterowania z regulatorem PID.
In this article was presented an PID algorithm and its implementation in the control system of an active magnetic bearing. For input and output analog data parallel converters from Texas Instruments were used too. Digital PID algorithms were implemented and tested on FPGA chips from Xilinx Spartan Family. Results were compared with the results of PID controller simulated in Matlab/Simulink. The control system with the most optimal PID algorithm's implementation and adjustment was detailed.
Źródło:
Pomiary Automatyka Robotyka; 2012, 16, 2; 437-442
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System sterowania generatora reluktancyjnego przełączalnego z zastosowaniem procesora sygnałowego i układu FPGA
Control system of switched reluctance generator based on DSP and FPGA
Autorzy:
Bogusz, P.
Korkosz, M.
Powrózek, A.
Powiązania:
https://bibliotekanauki.pl/articles/1367623.pdf
Data publikacji:
2015
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:
generator reluktancyjny przełączalny
procesor sygnałowy
układ FPGA
switched reluctance generator
DSP
FPGA
Opis:
In the paper a structure of a control system of four-phase 8/6 switched reluctance generator was presented. The control system was built based on DSP: dSPACE’s DS1104 card and FPGA: XILINX’s evaluation board Spartan 3-AN. DSP and FPGA were coupled together through serial port and proper functions in control process were assigned to them. Exemplary results of laboratory studies as waveforms of voltages and currents were given.
W niniejszej pracy przedstawiono strukturę systemu sterowania czteropasmowego generatora reluktancyjnego przełączalnego 8/6. Układ sterowania zbudowano z zastosowaniem karty DS1104 firmy dSPACE wyposażonej w procesor sygnałowy DSP (ang. Digital Signal Processor) oraz układu programowalnego FPGA (ang. Field Programmable Gate Arrays) – zestaw uruchomieniowy Spartan-3AN firmy XILINX. Oba układy zostały ze sobą sprzęgnięte poprzez port szeregowy i przydzielono im odpowiednie funkcje w procesie sterowania. Zamieszczono przykładowe wyniki badań eksperymentalnych w postaci przebiegów napięć i prądów.
Źródło:
Maszyny Elektryczne: zeszyty problemowe; 2015, 3, 107; 69-73
0239-3646
2084-5618
Pojawia się w:
Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Methods of designing of compositional microprogram control units with mutual memory
Metody projektowania mikroprogramowanych jednostek sterujących o adresowaniu wspólnym
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Janik, A.
Powiązania:
https://bibliotekanauki.pl/articles/156222.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
programowalny układ FPGA
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Opis:
In the article four designing methods of Compositional Microprogram Control Unit (CMCU) will be described and compared. The first one - with mutual memory - is traditional way of synthesis of CMCU. Here operational vertices of the initial flow chart that describes the functionality of control units are replaced with operational linear chains that permit to minimize the number of internal states of the controller. Three remaining methods are based on the CMCU with mutual memory; however there are additional improvements that allow reducing the number of logic elements that are required for implementation of CMCU on programmable device. Detailed results of investigations will be shown in the paper. Authors have performed researches where over 100 benchmarks (descriptions of CMCU) were designed with all four methods and implemented on an FPGA. Results of implementation will be studied and analyzed in detail and described in the paper.
W referacie zaprezentowane zostaną cztery metody projektowania mikroprogramowanych jednostek sterujących. Pierwsza metoda to tradycyjny sposób syntezy sterownika o adresowaniu wspólnym. Na jej podstawie opracowane zostały trzy inne metody projektowania mikroprogramowanych układów sterujących. Wprowadzono modyfikacje w strukturze sterownika, których głównym celem była redukcja liczby wykorzystanych elementów logicznych podczas implementacji systemu w matrycach FPGA. W artykule przedstawione zostaną szczegółowe wyniki badań przeprowadzonych przez autorów. Każdy sterownik zaprojektowano wszystkimi czterema metodami, a następnie przeprowadzono operacje syntezy oraz implementacji. Końcowe wyniki zajętości poszczególnych wersji w programowalnych matrycach FPGA zostaną szczegółowo przeanalizowane.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 493-495
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of microprogrammed controllers to be implemented in FPGAs
Autorzy:
Wiśniewski, R.
Barkalov, A.
Titarenko, L.
Halang, W. A.
Powiązania:
https://bibliotekanauki.pl/articles/907791.pdf
Data publikacji:
2011
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
jednostka sterująca
sterownik mikroprogramowany
układ FPGA
control unit
microprogrammed controller
field programmable gate array (FPGA)
Opis:
In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2011, 21, 2; 401-412
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projektowanie sterowników mikroprogramowanych z wykorzystaniem bloków pamięci układów programowalnych
Design of microprogrammed controllers with dedicated memory blocks
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Halang, W. A.
Powiązania:
https://bibliotekanauki.pl/articles/151796.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik mikroprogramowany (mikroprogramowany układ sterujący)
programowalny układ FPGA
Microprogrammed Controller (Compositional Microprogram Control Unit)
field programmable gate array (FPGA)
Opis:
W artykule zaprezentowana zostanie nowa metoda projektowania sterowników mikroprogramowanych. W proponowanym rozwiązaniu zarówno moduł pamięci, jak i część adresująca sterownika realizowane są z wykorzystaniem dedykowanych bloków pamięci układów programowalnych. Dzięki temu układ sterujący może zostać w łatwy sposób zweryfikowany pod kątem bezpieczeństwa. Ponadto zredukowana zostaje liczba wykorzystanych elementów logicznych, które są niezbędne do implementacji układu sterującego w matrycach programowalnych. Trzecią istotną korzyścią proponowanej metody jest możliwość zastosowania częściowej rekonfiguracji zarówno części zarządzającej jak i modułu pamięci sterownika. Idea metody zostanie zilustrowana przykładem. Pokazane zostaną wszystkie kroki, które są niezbędne do realizacji układu z wykorzystaniem proponowanej metody.
A compositional microprogram control unit (also called a microprogrammed controller) is a multi-level device whose control unit consists of two main units. The first one is responsible for addressing microinstructions that are kept in a control memory. It is a simple finite-state machine. The role of the second unit is to hold and generate adequate microinstructions. Such a solution permits to minimize the number of logic elements required to implement the control unit. Therefore, wider areas of the target device can be accessed by other modules of the designed system. The control memory can be implemented using either logic elements or dedicated memory blocks of a chip. In this paper a new design method of microprogrammed controllers is proposed. Its idea is to implement the addressing part of microprogrammed controllers with memories. This kind of solutions has three main advantages. First of all, such designs can easily be verified thanks to the regular structure of memories, which fosters the inherent safety of entire control units. Moreover, in such a case the design is implemented with a System-on-Programmable-Chip (SoPC), the additional resources available there in form of programmable devices may be used. It is possible to implement the addressing part of a control unit with dedicated memory blocks of an SoPC, which results in a reduction of logic elements (especially look-up tables) required. Finally, the concept allows application of partial reconfiguration of an SoPC. Thus, the functionality of the whole controller can be easily and quickly modified. The proposed method is illustrated by an example. All steps required in order to design and prototype microprogrammed controllers based on the presented concept are shown in detail.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 569-571
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza mocy obliczeniowej platform sprzętowych dla wieloosiowego sterownika napędów bezpośrednich
Analysis of computing power of hardware platforms for amulti-axis controller of direct drives
Autorzy:
Góra, G.
Mars, P.
Petko, M.
Karpiel, G.
Powiązania:
https://bibliotekanauki.pl/articles/1197049.pdf
Data publikacji:
2018
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:
moc obliczeniowa
mikrokontrolery ARM Cortex
układ FPGA
sterownik prądowy
computing power
ARM Cortex microcontrollers
FPGA
current loop
Opis:
The classic control system architecture of mechatronic devices consists of one master controller and axle controllers configured to work in positional, velocity or torque mode. This is due to the functional system division and the distribution of computing power and hardware resources to several independent units. However, modern hardware platforms with high computing power having a large amount of resources, in the form of hardware interfaces, built-in modules and general purpose ports enable integration of the main controller and axis controllers into a single integrated circuit. The article presents a comparison of the computing power of seven versions of systems based on FPGA chips and microcontrollers with ARM-Cortex Mx core. Performance tests were carried out by the direct drive controller’s current loop implementation consisting of the Clark and Park transforms, the PI controller, the unit normalization module and the SPWM type modulator. The level of the FPGA system hardware resources utilization was also presented in the case of Nios II soft processor usage, supported by the single-precision floating-point FPU hardware unit and additional coprocessor instructions for the trigonometric functions calculation.
Klasyczna architektura układu sterowania urządzeń mechatronicznych składa się z jednego nadrzędnego sterownika oraz sterowników osi, skonfigurowanych do pracy w trybie pozycyjnym, prędkościowym lub momentowym. Wynika to z podziału funkcjonalnego systemu oraz rozłożeniu mocy obliczeniowej i zasobów sprzętowych na kilka niezależnych jednostek. Jednak współczesne platformy sprzętowe dysponujące wysokimi mocami obliczeniowymi oraz posiadające dużą ilość zasobów, w postaci sprzętowych interfejsów, wbudowanych modułów oraz portów ogólnego przeznaczenia, pozwalają na integrację sterownika głównego oraz sterowników osi w jednym układzie scalonym. W artykule przedstawiono porównanie mocy obliczeniowej siedmiu wersji systemów bazujących na układach FPGA oraz mikrokontrolerach z rdzeniem ARMCortex Mx. Testów wydajności dokonano poprzez implementację pętli prądowej sterownika napędu bezpośredniego, składającej się z transformacji Clarka i Parka, regulatora PI, modułu normalizacji jednostek oraz modulatora typu SPWM. Przedstawiono również poziom wykorzystania zasobów sprzętowych układu FPGA w przypadku użycia soft-procesora Nios II wspomaganego sprzętową jednostką zmiennoprzecinkową pojedynczej precyzji FPU oraz dodatkowymi instrukcjami koprocesora do obliczenia funkcji trygonometrycznych.
Źródło:
Maszyny Elektryczne: zeszyty problemowe; 2018, 3, 119; 23-28
0239-3646
2084-5618
Pojawia się w:
Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Analiza mocy obliczeniowej platform sprzętowych dla wieloosiowego sterownika napędów bezpośrednich
Analysis of computing power of hardware platforms for a multi-axis controller of direct drives
Autorzy:
Góra, Grzegorz
Mars, Piotr
Petko, Maciej
Karpiel, Grzegorz
Powiązania:
https://bibliotekanauki.pl/articles/303286.pdf
Data publikacji:
2019
Wydawca:
Wydawnictwo Druk-Art
Tematy:
moc obliczeniowa
mikrokontrolery ARM Cortex
układ FPGA
sterownik prądowy
computing power
ARM Cortex microcontrollers
FPGA
current loop
Opis:
Klasyczna architektura układu sterowania urządzeń mechatronicznych składa się z jednego nadrzędnego sterownika oraz sterowników osi, skonfigurowanych do pracy w trybie pozycyjnym, prędkościowym lub momentowym. Wynika to z podziału funkcjonalnego systemu oraz rozłożenia mocy obliczeniowej i zasobów sprzętowych na kilka niezależnych jednostek. Jednak współczesne platformy sprzętowe, dysponujące wysokimi mocami obliczeniowymi oraz posiadające dużą ilość zasobów, w postaci sprzętowych interfejsów, wbudowanych modułów oraz portów ogólnego przeznaczenia, pozwalają na integrację sterownika głównego oraz sterowników osi w jednym układzie scalonym. W artykule przedstawiono porównanie mocy obliczeniowej siedmiu wersji systemów bazujących na układach FPGA oraz mikrokontrolerach z rdzeniem ARM-Cortex Mx. Testów wydajności dokonano poprzez implementację pętli prądowej sterownika napędu bezpośredniego, składającej się z transformacji Clarke i Parka, regulatora PI, modułu normalizacji jednostek oraz modulatora typu SPWM. Przedstawiono również poziom wykorzystania zasobów sprzętowych układu FPGA w przypadku użycia softprocesora Nios II, wspomaganego sprzętową jednostką zmiennoprzecinkową pojedynczej precyzji FPU oraz dodatkowymi instrukcjami koprocesora do obliczenia funkcji trygonometrycznych.
The classic control system architecture of mechatronic devices consists of one master controller and axle controllers configured to work in positional, velocity or torque mode. This is due to the functional system division and the distribution of computing power and hardware resources to several independent units. However, modern hardware platforms with high computing power having a large amount of resources, in the form of hardware interfaces, built-in modules and general purpose ports enable integration of the main controller and axis controllers into a single integrated circuit. The article presents a comparison of the computing power of seven versions of systems based on FPGA chips and microcontrollers with ARM-Cortex Mx core. Performance tests were carried out by the direct drive controller’s current loop implementation consisting of the Clarke and Park transforms, the PI controller, the unit normalization module and the SPWM type modulator. The level of the FPGA system hardware resources utilization was also presented in the case of Nios II soft processor usage, supported by the single-precision floating-point FPU hardware unit and additional coprocessor instructions for the trigonometric functions calculation.
Źródło:
Napędy i Sterowanie; 2019, 21, 2; 83-87
1507-7764
Pojawia się w:
Napędy i Sterowanie
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza mikroprogramowanych układów sterujących z identyfikacją wyjść oraz dekoderem funkcji
Synthesis of compositional microprogram control units with outputs identification and function decoder
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/156316.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
dekoder funkcji
programowalny układ FPGA
compositional microprogram control unit (CMCU)
function decoder
field programmable gate array (FPGA)
Opis:
W artykule zaprezentowana zostanie metoda umożliwiająca zmniejszenie liczby wyjść oraz funkcji logicznych modułów wewnętrznych układu sterującego poprzez zastosowanie identyfikacji wyjść łańcuchów bloków operacyjnych. Ponadto wprowadzony zostanie dodatkowy blok dekodera funkcji, który może zostać zrealizowany z wykorzystaniem dedykowanych bloków pamięci, co znacznie pozwala zmniejszyć liczbę elementów logicznych matryc FPGA. Szczegółowe badania przeprowadzone przez autorów potwierdzają skuteczność proponowanej metody. W porównaniu ze standardowym sposobem projektowania układów mikroprogramowanych, rozwiązanie wykorzystujące dekoder funkcji pozwala zmniejszyć liczbę wykorzystanych bloków logicznych średnio o 36%.
A new synthesis method of compositional microprogram control unit (CMCU) is presented in the article. The method is based on the modification in the traditional solutions. Application of an additional block - function decoder - permits to reduce the number of logic blocks used for implementation of the CMCU on FPGA. All steps required in order to synthesize CMCU with function decoder will be shown. Detailed investigations conducted by authors have shown that the proposed method permits to decrease the FPGA area used for implementation of the control unit up to 36% compared with traditional solutions.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 585-587
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja urządzeń automatyki elektroenergetycznej na bazie układów FPGA
Realization of automatic power system devices based on FPGA chip
Autorzy:
Niklas, P.
Powiązania:
https://bibliotekanauki.pl/articles/156389.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ FPGA
przetwarzanie równoległe
sprzętowa realizacja
układ automatycznej synchronizacji prądnic
FPGA chip
parallel realization
hardware realization
automatic synchronizer of power units
Opis:
W artykule opisano wykorzystanie układu FPGA do realizacji układu automatycznej synchronizacji prądnic. Zastosowanie układu FPGA zapewnia w pełni sprzętową realizację procesu synchronizacji. Gwarantuje to deterministyczną i niezawodną realizację procesu synchronizacji. Układ FPGA pozwala również na równoległą realizację poszczególnych zadań procesu synchronizacji.
In the paper there is described implementation of a power object automatic synchronizer with use of the FPGA chip. The FPGA unit is a programmable chip. It is equipped with a specific set of logic elements, among which you can define the network of connections (Fig. 1). In this way, a hardware implementation of the desired functionality of the system is obtained [3]. The task of the automatic synchronizer is to connect a synchronized power object to parallel work, according to the amplitude, frequency and phase conditions. Given the very serious consequences of erroneous execution of the synchronization process [1], automatic synchronizers belong to the group of devices which puts very high demands for reliability. Application of FPGA provides fully hardware realization of the synchronization process. The advantage is high reliability, resulting from elimination of layers of software, which can be a potential source of errors. Another advantage is the true parallel realization of each task of the synchronization process. Each task is carried out in parallel by separate blocks of logic elements, as shown in Fig. 3. This solution also provides fully deterministic execution of the program code. The developed synchronizer enables full registration of parameters of the synchronization process, which is realized by application operating on a PC. Communication between the synchronization process and the application takes place via the Internet and the mechanism of direct memory access DMA. The communication diagram is shown in Fig. 5.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 84-87
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Kodowanie klas POLC w mikroprogramowanych układach sterujących
The encoding of POLC classes in microprogram control units
Autorzy:
Barkalov, A.
Titarenko, L.
Bieganowski, J.
Powiązania:
https://bibliotekanauki.pl/articles/156383.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mikroprogramowany
współdzielenie kodów
łańcuch bloków operacyjnych
układ FPGA
tablica LUT
osadzony blok pamięci
microprogram control unit
code sharing
FPGA
LUT
embedded memory
Opis:
W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 97-100
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie liniowych rejestrów pierścieniowych do testowania połączeń w układach FPGA
On Application of Ring Linear Feedback Shift Registers to Testing of Interconnects in FPGAs
Autorzy:
Hławiczka, A.
Gucwa, K.
Garbolino, T.
Powiązania:
https://bibliotekanauki.pl/articles/156314.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
liniowy rejestr pierścieniowy
testowanie połączeń
lokalizacja uszkodzeń
identyfikacja uszkodzeń
sygnatura
słownik diagnostyczny
układ FPGA
ring linear feedback shift register
interconnect testing
fault localization
fault identification
signature
fault dictionary
field programmable gate array (FPGA)
Opis:
Praca poświęcona jest dedykowanemu konkretnej aplikacji testowaniu połączeń w układach FPGA. Na czas testowania komórki układu FPGA wchodzące w skład realizowanej aplikacji są przekształcane w elementy układu RL-BIST. Do budowy takiego układu został wybrany pierścieniowy rejestr LFSR, którego n pętli sprzężeń zwrotnych jest w trakcie testowania liniami testowanej magistrali połączeń. Na podstawie sygnatury otrzymanej w układzie RL-BIST stwierdza się czy testowana magistrala połączeń jest sprawna a w oparciu o słownik diagnostyczny można także zlokalizować uszkodzone połączenia oraz zidentyfikować typ uszkodzenia. Skuteczność zaproponowanej metody testowania połączeń w FPGA została poparta obszernymi wynikami eksperymentalnymi.
Due to rapidly growing complexity of FPGA circuits application-dependent techniques of their testing become more and more often exploited for manufacturing test instead of application'independent methods. In such the case not all but only a part of FPGA resources (i.e. CLBs and interconnects) is a subject of testing - the part that is to be used by the concrete target application. The work is devoted to application-dependent testing of interconnects in FPGA circuits. For the test period the CLBs being the parts of the application are reconfigured so they implement elements (i.e. XOR gates and D-type flip-flops) of a RL-BIST structure based on a ring linear feedback shift register (R-LFSR). FPGA interconnections under test (IUTs) or at least their part are feedback lines of the R-LFSR. The R-LFSR is first initialised with a randomly chosen seed and than run for several clock cycles. Next the final state of the R-LFSR - a signature - is red by an ATE (Automatic Test Equipment). The value of the signature determines whether IUTs are fault free or faulty. Moreover, on the basis of the signature and with the use of a fault dictionary one may localise faulty interconnections in the FPGA and identify types of faults. The FPGA is afterwards reconfigured so the other set of IUTs becomes feedback lines of the R-LFSR. The above procedure is repeated until all FPGA interconnections belonging to the target application are tested. Efficacy of the proposed approach to testing of FPGA interconnects is supported by experimental results.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 594-597
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wektorowy falownik napięciowy z pomiarem rzeczywistego napięcia wyjściowego
Voltage Inverter with True Output Voltage Measurement System
Autorzy:
Nowak, R.
Chudzik, P.
Sobieraj, T.
Powiązania:
https://bibliotekanauki.pl/articles/1368427.pdf
Data publikacji:
2013
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
Tematy:
mikrokontroler z rdzeniem ARM
układ programowalny FPGA
falownik tranzystorowy
modulacja wektorowa
silnik synchroniczny z magnesami trwałymi
ARM microcontroller
field programmable gate array (FPGA)
transistor inverter
vector modulation
PMSM motor
Opis:
The paper presents a power converter designed in the Institute of Automatic Control Lodz University of Technology intended for laboratory tests PMSM motors. The main feature of the presented device is the ability to flexibly configure the control unit that contains both the ARM microcontroller core and the reconfigurable FPGA system. Thanks to this solution one has possibility of testing the drive control algorithms intended for use in both the sequential circuits (MCUs), as well as programmable circuits (FPGA). Advantage is the possibility of synergistic implementation of the algorithm, the division between the two currently most widely used computing architectures. Describes the specially designed true output voltage measurement system. This proprietary solution allows not only to reduce the demands on the performance of analog components used in the construction of the measuring circuit, but also significantly relieve the unit of account by the control system. The paper contains a discussion of the assumptions and algorithms design performance. It also provides selected waveforms in typical operating conditions of the system.
W artykule przedstawiono wektorowy falownik napięciowy zaprojektowany w Instytucie Automatyki Politechniki Łódzkiej przeznaczony do badań laboratoryjnych silników synchronicznych z magnesami trwałymi. Główną cechą prezentowanego urządzenia jest możliwość elastycznej konfiguracji jednostki sterującej wyposażonej zarówno w mikrokontroler z rdzeniem ARM, jak również układ rekonfigurowalny FPGA. Dzięki takiemu rozwiązaniu uzyskano możliwość testowania algorytmów sterowania implementowanych zarówno w układach sekwencyjnych (mikrokontrolery), jak również w układach programowalnych (FPGA). Zaletą urządzenia jest możliwość synergicznego podziału realizacji algorytmu pomiędzy te dwie obecnie najpowszechniej wykorzystywane architektury obliczeniowe. Opisano specjalnie zaprojektowany układ pomiarowy napięcia wyjściowego falownika. To autorskie rozwiązanie pozwala nie tylko zmniejszyć wymagania co do parametrów podzespołów analogowych użytych do budowy toru pomiarowego, ale również w znaczący sposób odciążyć jednostkę obliczeniową układu sterującego. W artykule omówiono przyjęte założenia projektowe oraz algorytmy działania urządzenia. Zamieszczono również wybrane przebiegi w charakterystycznych stanach pracy układu.
Źródło:
Maszyny Elektryczne: zeszyty problemowe; 2013, 2, 99; 179-183
0239-3646
2084-5618
Pojawia się w:
Maszyny Elektryczne: zeszyty problemowe
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowa realizacja procesu dekompozycji lingwistycznej bazy wiedzy systemu wnioskowania przybliżonego
Hardware Implementation of the Knowledge Base Linguistic Decomposition of the Fuzzy Inference System
Autorzy:
Wyrwoł, B.
Powiązania:
https://bibliotekanauki.pl/articles/155723.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
funkcja przynależności
reguła rozmyta
baza wiedzy
wnioskowanie przybliżone
dekompozycja relacyjna
dekompozycja lingwistyczna
układ reprogramowalny FPGA
membership function
fuzzy rule
fuzzy relation
knowledge base
fuzzy inference
relational decomposition
linguistic decomposition
FPGA
Opis:
Metoda dekompozycji relacji rozmytych M. M. Gupty pozwala ograniczyć nakłady sprzętowe niezbędne w realizacji układowej systemów relacyjnych, jednak charakteryzuje się wysokim nakładem obliczeniowym. Tę niekorzystną własność można wyeliminować poprzez rozszerzenie metody podstawowej na płaszczyznę lingwistyczną. Podejście to pozwala wykorzystać uzyskane wyniki w realizacji zarówno systemów regułowych, relacyjnych, jak i mieszanych. W pracy przedstawiono sprzętowy modułu realizujący proces dekompozycji lingwistycznej bazy wiedzy zaimplementowany w systemie wnioskowania przybliżonego FPGA-FIS.
The hardware cost of the FATI relational fuzzy inference system can be reduced using M. M. Gupta's decomposition technique. It is based at projection operation defined for fuzzy relation. A lot of time is required to compute a global relation and a large memory to store it. In the paper has been proposed a modified M. M. Gupta's decomposition method expanded on linguistic level. It allows reducing hardware cost of the implementation of the FITA or FITA/FATI fuzzy inference systems. It can be implemented as a hardware unit in an FPGA structure to decrease an initialization time of the FPGA-FIS system.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 33-35
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 25

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies