- Tytuł:
-
Wykorzystanie zasobów FPGA do wyrównywania faz przebiegów taktujących
Use of FPGA resources for phase aligning of timing signals - Autorzy:
-
Matuszewski, Ł.
Jessa, M.
Ślęzak, P. - Powiązania:
- https://bibliotekanauki.pl/articles/156473.pdf
- Data publikacji:
- 2012
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
powielanie częstotliwości
synchronizacja fazy
wyrównywanie faz
frequency multiplication
phase synchronization
phase alignment - Opis:
-
W artykule opisano projekt układu do wyrównywania fazy przebiegu o powielonej częstotliwości do fazy przebiegu, którego częstotliwość powielono. Zaproponowany algorytm wyrównywania faz można zaimplementować w układzie FPGA, w którym producent przewidział mechanizm powielania częstotliwości sygnału wejściowego. Algorytm jest bardzo oszczędny w wykorzystaniu zasobów i nie wymaga konstruowania detektorów fazy o dużej rozdzielczości pomiaru różnicy faz.
The paper describes design of a circuit that aligns the phase of a signal with multiplied frequency to the phase of a signal whose frequency is multiplying. The proposed phase aligning algorithm can be implemented in an Field Programmable Gate Array (FPGA) which supports the mechanism of frequency multiplication. The algorithm is very economical in usage of the FPGA resources and it does not require to use phase error measurements with high resolution. The principle of its work is illustrated in Figs. 1 and 2. A circuit that implements the algorithm consists of a START/STOP detector, a delay T whose value must be greater than the period of the signal with multiplied frequency, two latches and a delay line built into the FPGA whose value is controlled by a simple control module. Instead of measuring the value of the phase error between START and STOP signals, we check if signal START gets ahead of signal STOP or if it is delayed. If Qa="1" and Qb="0", the delay of the delay line from input START is increased by a quant. If Qa="1" and Qb="1" the delay of this line is decreased by a quant. In other cases the control circuit does not perform any operation. Subsequent checks are performed with frequency of signal STOP. In the design described in this paper the IODELAY line, available in Virtex-5 (XC5VLX50T), is used. The elementary delay of this line is about 75 ps. The phase alignment error observed for multiplication coefficients from 2 to 32 is between 150 ps and 240 ps. - Źródło:
-
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 623-625
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł