Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "low-power" wg kryterium: Temat


Tytuł:
Advanced compact modeling of the deep submicron technologies
Autorzy:
Grabiński, W.
Bucher, M.
Sallese, J.-M.
Krummenacher, F.
Powiązania:
https://bibliotekanauki.pl/articles/309312.pdf
Data publikacji:
2000
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
ultra deep submicron (UDSM) technology
compact modeling
EKV MOS transistor model
MOSFET
matching
low power
RF applications
Opis:
The technology of CMOS large-scale integrated circuits (LSI's) achieved remarkable advances over last 25 year and the progress is expected to continue well into the next century. The progress has been driven by the downsizing of the active devices such as MOSFETs. Approaching these dimensions, MOSFET characteristics cannot be accurately predicted using classical modeling methods currently used in the most common MOSFET models such as BSIM, MM9 etc, without introducing large number of empirical parameters. Various physical effects that needed to be considered while modeling UDSM devices: quantization of the inversion layer, mobility degradation, carrier velocity saturation and overshoot, polydepletion effects, bias dependent source/drain resistances and capacitances, vertical and lateral doping profiles, etc. In this paper, we will discuss the progress in the CMOS technology and the anticipated difficulties of the sub-0.25 žm LSI downsizing. Subsequently, basic MOSFET modeling methodologies that are more appropriate for UDSM MOSFETs will be presented as well. The advances in compact MOSFET devices will be illustrated using application examples of the EPFL EKV model
Źródło:
Journal of Telecommunications and Information Technology; 2000, 3-4; 31-42
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wearable biosensing: signal processing and communication architectures issues
Autorzy:
Celka, P.
Vetter, R.
Renevey, P.
Verjus, C.
Neuman, V.
Luprano, J.
Decotignie, J. D.
Piguet, C.
Powiązania:
https://bibliotekanauki.pl/articles/309491.pdf
Data publikacji:
2005
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
wearable sensors
wireless BAN
biosignal processing
low-power DSP
Opis:
Long-term monitoring of human vital signs is becoming one of the most important fields of research of biomedical engineering. In order to achieve weeks to months of monitoring, new strategies for sensing, conditioning, processing and communication have to be developed. Several strategies are emerging and show different possible architectures. This paper essentially focuses on issues in wearable biosignal processing and communication architecture currently running at the Swiss Center for Electronics and Microtechnology (CSEM) in the framework of several European projects.
Źródło:
Journal of Telecommunications and Information Technology; 2005, 4; 90-104
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Poziomy zaburzeń radioelektrycznych i impulsowych zaburzeń elektromagnetycznych w energetycznej sieci niskiego napięcia, zasilającej stacjonarne obiekty kolejowe
The levels of radio noises and electromagnetic interferences in the low-voltage power system supplying railway permanent installations
Autorzy:
Laskowski, M.
Wróbel, Z.
Powiązania:
https://bibliotekanauki.pl/articles/215031.pdf
Data publikacji:
2007
Wydawca:
Instytut Kolejnictwa
Tematy:
impulsowe zaburzenia elektromagnetyczne
sieć niskiego napięcia
zaburzenia radioelektryczne
electromagnetic interferences
low voltage power syetem
radio noises
Opis:
W artykule przedstawiono zagadnienia związane z zaburzeniami radioelektrycznymi i impulsowymi zaburzeniami elektromagnetycznymi, które występują w sieci energetycznej 230 V/50 Hz, zasilającej stacjonarne obiekty kolejowe. Badaniom były poddane obiekty znajdujące się w południowo-wschodniej Polsce. Wykonywano tam pomiary zaburzeń w sieci trójfazowej, w wytypowanych wcześniej nastawniach. Wyniki przedstawiono w formie charakterystyk poziomu zaburzeń radioelektrycznych w funkcji częstotliwości oraz tablic zawierających zestawienie ilości przepięć występujących podczas cyklu pomiarowego (około 20 dni).
The article presents questions connected with radio noises and electromagnetic interferences occurring in 230 V/50 Hz power supply system supplying railway permanent installations. Installations located in South-East Poland were examined. Measurements of interferences in three-phase network in pre-selected signal bones, were carried out. The results are presented in the form of characteristics of radio noises as a function of frequency and in tables containing of over voltages occurring during measuring cycle. (Approximately 20 days).
Źródło:
Problemy Kolejnictwa; 2007, 145; 93-109
0552-2145
2544-9451
Pojawia się w:
Problemy Kolejnictwa
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zmniejszanie poboru mocy w samotestujących układach cyfrowych
Low power in BIST
Autorzy:
Puczko, M.
Murashko, I.
Yarmolik, S. V.
Powiązania:
https://bibliotekanauki.pl/articles/155698.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
niski pobór mocy
test-per-clock
wbudowane samotestowanie
przerzutnik -T
przerzutnik D
low power BIST
flip-flop-T-D
BIST
Opis:
W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 3-5
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Algorytmy kodowania stanów wewnętrznych automatu skończonego do minimalizacji poboru mocy
Finite state machines state assignment algorithms for power minimization
Autorzy:
Grześ, T.
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/341129.pdf
Data publikacji:
2008
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
automat skończony
kodowanie stanów
obniżanie poboru mocy
finite state machine
state assignment
low power design
Opis:
Kodowanie stanów wewęetrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. Zastosowanie odpowiedniego algorytmu pozwala m.in. obnizyć pobór mocy. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania nad algorytmem kodowania kolumnowego, opisanego w pracy [1] oraz nad dwoma algorytmami opracowanymi przez autorów: sekwencyjnym [7] oraz rafinacyjnym. Badania przeprowadzono na standardowych układach testowych, opracowanych w Microelectronics Center of North Carolina [9]. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z poborem z wykorzystaniem algorytmu kodowania kolumnowego (średnio o 12%); zastosowanie algorytmu rafinacyjnego pozwoliło obniżyć moc średnio o kolejny 1%.
State assignment for a finite state machine (FSM) is an important process in logic synthesis of the sequential circuits in programmable devices. Using the proper algorithm provides among other things the reduction of the power dissipation. In this paper we focused on the algorithms that reduce power dissipation. The analysis of the column based algorithm (described in [1]) as well as two algorithms proposed by authors: sequential [7] and iterational was made. Experiments were made on standard benchmarks, researched in Microelectronics Center of North Carolina [9]. Obtained results showed significant reduction of the power dissipation when using the sequential algorithm (12% in comparison with the column-based algorithm). Iterational algorithm improves the results by additional 1%.
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2008, 3; 53-66
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Badania algorytmów kodowania stanów wewnętrznych automatu skończonego zorientowanych na minimalizację poboru mocy
Exploration of the Low Power Oriented Algorithms of the Finite State Machines State Assignment
Autorzy:
Salauyou, V.
Grześ, T.
Powiązania:
https://bibliotekanauki.pl/articles/156218.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat skończony
kodowanie
minimalizacja poboru mocy
finite state machine
state assignment
low power design
Opis:
Kodowanie stanów wewnętrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania algorytmu kodowania kolumnowego oraz dwóch algorytmów opracowanych przez autorów: sekwencyjnego oraz iteracyjnego. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z algorytmem kodowania kolumnowego (średnio o 12%), natomiast zastosowanie algorytmu iteracyjnego pozwoliło na obniżenie mocy średnio o kolejne 2% (w porównaniu do algorytmu sekwencyjnego).
Finite State Machine (FSM) state assignment is one of the most important activities during the synthesis. In this paper we focused on the low-power design oriented algorithms. We explore column-based algorithm as well as two algorithms researched by authors: sequential and iterational. Experimental results shows the significant reduction of the power dissipation after state assignment using sequential algorithm in comparison with the column-based algorithm (of about 12%). Iterational algorithm increase power reduction of about 2% (in comparison with the sequential algorithm).
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 499-501
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS
Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits
Autorzy:
Szcześniak, W.
Powiązania:
https://bibliotekanauki.pl/articles/268918.pdf
Data publikacji:
2008
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
redukcja poboru mocy
cyfrowe układy CMOS
heurystyczne algorytmy redukcji poboru mocy
low power design
digital CMOS circuits
heuristic low power design algorithms
Opis:
W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.
This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2008, 25; 151-154
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metody obniżania poboru mocy podczas testowania wewnątrzukładowego
Low power in BIST
Autorzy:
Puczko, M.
Powiązania:
https://bibliotekanauki.pl/articles/154021.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
niski pobór mocy
test-per-clock
BIST
przerzutnik -T
przerzutnik D
low power BIST
flip-flop-T
flip-flop-D
Opis:
W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Główna idea opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
Nowadays during organizing built-in self testing the most spread and best known are scan design techniques based on the full or partly scanning path. The first testing vector is put into testing system by SP (Scanning Path) data. Shifting information takes place during clock pulses, and the number of shifts is equal to the number of flip-flops in SP. Then, one synchronization pulse is used to write system changes in adequate SP positions. Next, SP values are applied to the output of the circuits, and at the same time on the date input SP follow next testing vector. So, if the SP is built of k-elements, there are needed k+1 clock pulses to put one testing vector. This realization is non effective because of high power consumption. Firstly, in modern BIST systems there are used many D-flip flops (memory elements). Even when there are used many SPs, the number of positions in each SP can reach a few thousands. In this case to put a new testing vector it is necessary to use a few thousand of synchronization pulses. Simultaneously the high amount of energy is needed, because each new testing vector needs one synchronization pulse. Secondly, during shifting data in SP in a testing circuit there are empty switchings, which requires energy. So, to minimize the power consumption test-per-clock technique is used. In this paper the new idea of minimizing power dissipation in BIST with test-per-clock technique is presented. The main idea of the new solution is to stop putting synchronization pulses to flip-flops in which their state has not changed in the current synchronization pulses. It will allow eliminating not necessary switching activity in BIST and, what is more, it will allow to decrease power consumption and Weighted Switching Activity.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 672-674
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Minimalizacja poboru mocy wspólnego modelu automatów skończonych
Minimisation of power dissipation of FSM common model
Autorzy:
Salauyou, V.
Grześ, T.
Powiązania:
https://bibliotekanauki.pl/articles/154327.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat skończony
minimalizacja poboru mocy
finite state machine
low power design
Opis:
W artykule przedstawiono nowy algorytm kodowania stanów wewnętrznych automatu skończonego o obniżonym poborze mocy. Zastosowano w nim wspólny model automatu klas ADE co pozwoliło to na zmniejszenie ilości przerzutników przechowujących kod stanu. Badania symulacyjne przeprowadzone z wykorzystaniem standardowych układów testowych potwierdziły skuteczność kodowania z wykorzystaniem proponowanego algorytmu w porównaniu z algorytmami JEDI oraz NOVA, jak i zawartymi we wcześniejszych pracach autorów.
In this paper there is addressed the problem of power minimisation of the finite state machine (FSM). Power reduction is of great importance in design of digital systems as it can improve the speed and extend the time between recharging the batteries in mobile systems. In the common model of the FSM of class ADE (Section 2) the set A of internal states consists of three subsets: AA, AD, and AE. AA is the set of internal states of the FSM of class A, AD is the set of internal states of the FSM of class D (the output vector is identical to the next state code), and AE is the set of internal states of the FSM of class E (the input vector is identical to the next state code) [12]. The common model of the FSM of class ADE requires an additional register used for storing the input and output vector values. These registers are present in modern programmable logic devices. In Section 3 there is proposed a new algorithm of the FSM state assignment that makes use of the common model. The assigned code consists of three parts: G - input vector, Z - output vector and E - state code. G and Z are stored in the input and output registers, respectively. With this algorithm it is possible to assign codes that are shorter than those assigned with use of classical methods, and thus less power is dissipated in registers storing the current state code during every transition. The experimental results (Section 4, Tables 1 and 2) show the significant reduction (of 13 to 51%) in power dissipation compared to classic (JEDI, NOVA, column-based) and recent (sequential and iterating) algorithms.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 491-493
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Multiobjective Design of Wireless Ad Hoc Networks: Security, Real-Time and Lifetime
Autorzy:
Zdravko, K.
Powiązania:
https://bibliotekanauki.pl/articles/308972.pdf
Data publikacji:
2009
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
ad hoc networks
low-power routing
multihop communication
secure routing
Opis:
This paper deals with the tradeoffs between security, real-time and lifetime performance. Due to the multihop nature of communication wireless ad hoc networks are very vulnerable to attacks. Malicious nodes included in a routing path may misbehave and organize attacks such as black holes. Scaling the number of hops for a packet delivery we trade off energy efficiency against security and real-time communication. To study the multihop communication we propose a hierarchical communication model. The REWARD (receive, watch, redirect) algorithm for secure routing is employed as a main example for corrective actions. Symmetrical routing is a distinguish feature of protocols such as REWARD and we outline the threshold of conflict between power-efficient partitioning of communication links and symmetrical routing.
Źródło:
Journal of Telecommunications and Information Technology; 2009, 2; 13-21
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A solution to low power switched capacitor integrator design with reduced effective input capacitance
Autorzy:
Korkmaz, S.
Dundar, G.
Powiązania:
https://bibliotekanauki.pl/articles/398106.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
integrator małej mocy
bardzo duża stała czasowa integratora
skuteczne zmniejszenie pojemności
włączony integrator kondensatora
low power integrator
very large time constant integrator
effective capacitance reduction
switched capacitor integrator
Opis:
A novel low power Switched Capacitor Integrator with reduced effective input capacitance is proposed in this paper. It is mainly based on reducing the effective input sampling capacitance by charge sharing with an extra capacitance, such that the integration capacitance can be chosen much smaller while maintaining the same sampling to integration capacitance ratio. Reducing the integration capacitance will result in less integration current and less integration current will in turn result in less power over the integrator which is the main goal of this work, reducing the integrator power consumption and chip area. Another main advantage of this configuration is, that it can be used in large time constant integrators without using physically large integration capacitance.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 3; 229-235
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low Power, High Dynamic Range Analogue Multiplexer for Multi-Channel Parallel Recording of Neuronal Signals Using Multi-Electrode Arrays
Autorzy:
Rydygier, P.
Dąbrowski, W.
Fiutowski, T.
Wiącek, P.
Powiązania:
https://bibliotekanauki.pl/articles/226679.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
analogue multiplexer
low power amplifier
multi-channel electronics
multielectrode arrays
neural signal
Opis:
In the paper we present the design and test resultsof an integrated circuit combining a sample & hold circuit andan analogue multiplexer. The circuit has been designed as abuilding block for a multi-channel Application Specific IntegratedCircuit (ASIC) for recording signals from alive neuronal tissueusing high-density micro-electrode arrays (MEAs). The designis optimised with respect to critical requirements for suchapplications, i.e. short sampling time, low power dissipation, goodl inearity and high dynamic range. Presented design comprisessample&hold circuits with class AB operational amplifier, novelshift register, which allows minimising cross-coupling of the clocksignal and control logic. The circuit has been designed in 0.35µm CMOS process and has been successfully implemented in aprototype multi-channel ASIC.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 399-404
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low-power open loop multiply-by-two amplifier with gain-accuracy improved by local-feedback
Autorzy:
Gama, R.
Galhardo, A.
Goes, J.
Paulino, R.
Neves, R.
Horta, N.
Powiązania:
https://bibliotekanauki.pl/articles/397851.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
ADC
przetwornik analogowo-cyfrowy
pomnożyć przez dwa
mała moc
przepustowy czas
pozyskiwanie dokładności
ADC (analog to digital converter)
multiply by two
low power
time interleaved
gain accuracy
Opis:
This paper proposes the complete electrical design of a new multiply-by-two amplifier to be readily used in ultra high-speed medium resolution pipeline ADC stages. It is based in a switched-capacitor open-loop structure but with the novelty of having the gain accuracy improved by using an active amplifier with local feedback. Simulation results demonstrate that, with a very low-power dissipation and without employing any digital self-calibration or gain-control techniques, the circuit exhibits, over PVT corner and device mismatches, a dynamic performance and a gain-accuracy compatible with 6-bit level.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 1; 19-24
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wpływ sposobu obciążenia na dokładność wyznaczania właściwości zespołów napędowych małej mocy
Influence of the way of applying load on the accuracy of determining low-power drive unit properties
Autorzy:
Igielski, J.
Powiązania:
https://bibliotekanauki.pl/articles/152510.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy napędowe małej mocy
zadawanie obciążenia
elektromaszynowe i elektromagnetyczne cierne zespoły hamujące
low-power drive systems
applying a load
electro-machine and electromagnetic friction braking units
Opis:
W artykule podjęto zagadnienie odwzorowania przebiegu obciążenia wnoszonego przez mechanizmy urządzeń mechatronicznych małej mocy. Wskazano na wpływ zachowań hamulców elektromaszynowych i elektromagnetycznych ciernych, stosowanych do tych zadań, na dokładność odwzorowania oczekiwanego przebiegu zmian wartości momentu obrotowego w trakcie badań doświadczalnych. Przedstawiono charakterystyczne ich zachowania. Sformułowano zakres czynności, które powinien podjąć eksperymentator dokonując wyboru zespołu obciążającego do stanowiska badawczego układów napędowych małej mocy pracujących w stanach nieustalonych.
The paper considers a problem of representing the course of load introduced by mechanisms of low-power mechatronic devices. There is shown the influence of the behaviour of electro-machine and electromagnetic friction brakes used for these purposes on the accuracy of representing the course of torque fluctuations expected during experimental studies. Specific features and behaviour of these brakes are presented. In the case of electromagnetic friction brakes, the course of fluctuations of the developed friction torque is influenced, besides variations of the value of the excitation current, by processes taking place within the magnetic circuit, especially within the powder film (wear products) located in its gap. Representation of load value quick variations enables usage of plate brakes. Correct selection of the friction unit material limits the wear of friction surfaces in this kind of brakes. In the case of applying electromagnetic units as a load, an influence of the rotational speed on the value of the developed torque has to be taken into consideration: for DC motors it is a linear dependency, and for eddy current and hysteresis brakes - a nonlinear dependency. Use of DC motors is connected with the developed torque minimal value, below which they cannot be used in experimental stations. On the other hand, in the case of using eddy current and hysteresis brakes, a significant value of the moment of inertia is introduced, putting an additional load on the tested drive unit. Furthermore, there is defined the scope of activities that should be undertaken while choosing a loading unit to be used in an experimental station for low-power drive systems operating in transient states.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 8, 8; 965-969
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Comparative Study of Single- and Dual-Threshold Voltage SRAM Cells
Autorzy:
Kushwaha, P.
Chaudhry, A.
Powiązania:
https://bibliotekanauki.pl/articles/308384.pdf
Data publikacji:
2011
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
5T SRAM
65 nm CMOS technology
6T SRAM
7T SRAM
low power SRAM
power reduction technique
Opis:
In this paper, a comparison has been drawn between 5 transistor (5T), 6T and 7T SRAM cells. All the cells have been designed using both single-threshold (conventional) and dual-threshold (dual-Vt) voltage techniques. Their respective delays and power consumption have been calculated at 180 nm and 65 nm CMOS technology. With technology scaling, power consumption decreases by 80% to 90%, with some increase in write time because of the utilization of high- Vt transistors in write critical path. The results show that the read delay of 7T SRAM cell is 9% lesser than 5T SRAM cell and 29% lesser than 6T SRAM cell due to the lower resistance of the read access delay path. While read power of 5T SRAM cell is reduced by 10% and 24% as compared to 7T SRAM, 6T SRAM cell respectively. The write speed, however, is degraded by 1% to 3% with the 7T and 5T SRAM cells as compared to the 6T SRAM cells due to the utilization of single ended architecture. While write power of 5T SRAM cell is reduced by up to 40% and 67% as compared to 7T SRAM, 6T SRAM cell respectively.
Źródło:
Journal of Telecommunications and Information Technology; 2011, 4; 124-130
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies