A novel low power Switched Capacitor Integrator with reduced effective input capacitance is proposed in this paper. It is mainly based on reducing the effective input sampling capacitance by charge sharing with an extra capacitance, such that the integration capacitance can be chosen much smaller while maintaining the same sampling to integration capacitance ratio. Reducing the integration capacitance will result in less integration current and less integration current will in turn result in less power over the integrator which is the main goal of this work, reducing the integrator power consumption and chip area. Another main advantage of this configuration is, that it can be used in large time constant integrators without using physically large integration capacitance.
Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies
Informacja
SZANOWNI CZYTELNICY!
UPRZEJMIE INFORMUJEMY, ŻE BIBLIOTEKA FUNKCJONUJE W NASTĘPUJĄCYCH GODZINACH:
Wypożyczalnia i Czytelnia Główna: poniedziałek – piątek od 9.00 do 19.00