Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "logic circuits" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 21
Tytuł:
The Transforming Method Between Two Reversible Functions
Autorzy:
Skorupski, Andrzej
Gracki, Krzysztof
Powiązania:
https://bibliotekanauki.pl/articles/226430.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
reversible logic
reversible circuits
reversible gate
CNT set of the gates
Opis:
This paper presents an original method of designing some special reversible circuits. This method is intended for the most popular gate set with three types of gates CNT (Control, NOT and Toffoli). The presented algorithm is based on two types of cascades with these reversible gates. The problem of transformation between two reversible functions is solved. This method allows to find optimal reversible circuits. The paper is organized as follows. Section 1 and 2 recalls basic concepts of reversible logic. Especially the two types of cascades of reversible function are presented. In Section 3 there is introduced a problem of analysis of the cascades. Section 4 describes the method of synthesis of the optimal cascade for transformation of the given reversible function into another one.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 1; 33-38
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The Method of Reversible Circuits Design with One-gate Prediction
Autorzy:
Skorupski, A.
Powiązania:
https://bibliotekanauki.pl/articles/226132.pdf
Data publikacji:
2018
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
reversible logic
reversible circuits
reversible gates
CNT set of the gates
Opis:
This paper presents an original method of designing reversible circuits. This method is destined to most popular gate set with three types of gates CNT (Control, NOT and Toffoli). The presented algorithm based on graphical representation of the reversible function is called s-maps. This algorithm allows to find optimal or quasi-optimal reversible circuits. The paper is organized as follows. Section 1 recalls basic concepts of reversible logic. Especially the cascade of the gates as realization of reversible function is presented. In Section 2 there is introduced a classification of minterms distribution. The s-maps are the representation of the reversible functions where the minterms distribution is presented. The choice of the first gate in the cascade depends on possibility of improving the distribution. Section 3 describes the algorithm, namely how to find the optimal or quasi-optimal solutions of the given function.
Źródło:
International Journal of Electronics and Telecommunications; 2018, 64, 4; 535-540
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The Algorithm for Reversible Circuits Synthesis
Autorzy:
Skorupski, Andrzej
Gracki, Krzysztof
Powiązania:
https://bibliotekanauki.pl/articles/226226.pdf
Data publikacji:
2020
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
reversible logic
reversible circuits
reversible gate
CNT set of the gates
Opis:
In this paper the new synthesis method for reversible networks is proposed. The method is suitable to generate optimal circuits. The examples will be shown for three variables reversible functions but the method is scalable to larger number of variables. The algorithm could be easily implemented with high speed execution and without big consuming storage software. Section 1 contains general concepts about the reversible functions. In Section 2 there are presented various descriptions of reversible functions. One of them is the description using partitions. In Section 3 there are introduced the cascade of the reversible gates as the target of the synthesis algorithm. In order to achieve this target the definitions of the rest and remain functions will be helpful. Section 4 contains the proposed algorithm. There is introduced a classification of minterms distribution for a given function. To select the successive gates in the cascade the condition of the improvement the minterms distribution must be fulfilled. Section 4 describes the algorithm how to improve the minterms distributions in order to find the optimal cascade. Section 5 shows the one example of this algorithm.
Źródło:
International Journal of Electronics and Telecommunications; 2020, 66, 2; 281-286
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synthesis and Implementation of Reconfigurable PLC on FPGA Platform
Autorzy:
Milik, A.
Hrynkiewicz, E.
Powiązania:
https://bibliotekanauki.pl/articles/226640.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
PLC
LD
IL
FPGA
high level synthesis
logic synthesis
arithmetic circuits
reconfigurable hardware
Opis:
The paper presents a set of algorithms dedicated for synthesis of reconfigurable logic controllers implemented on FPGA platform and programmed according to IEC1131 and EN61131. The program is compiled to hardware structure with a massive parallel processing. The developed method automatically allocates resources and operations. It controls resource usage and operation timing. Using mixed concept of operation allocation that considers operation timing and forms combinatorial chains of operations number of execution cycles can be reduced. An example of logic functions, PID controller and mixed arithmetic and logic programming examples are considered. Introducing the automatic implementation method allows flexible implementing the control algorithms. The maximal possible parallelism (limited only by the algorithm dependencies and available resources) is introduced.
Źródło:
International Journal of Electronics and Telecommunications; 2012, 58, 1; 85-94
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza układów odwracalnych metodą różnicową
Difference method of reversible circuits synthesis
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/152913.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
projektowanie układów
reversible logic circuits
circuit synthesis
Opis:
W niniejszej pracy przedstawiony jest prosty algorytm projektowania układów odwracalnych. Proponowany algorytm polega na wyznaczeniu dla danej funkcji zbioru bramek (nazywanego zbiorem bramek pierwszych), które mogą znajdować się na początku układu kaskadowego realizującego zadaną funkcję. Po wyznaczeniu takiego zbioru można wybrać jeden z jego elementów, a następnie powtórzyć algorytm dla tzw. funkcji resz-towej. Postępuje się tak, aż do momentu, gdy funkcja resztowa stanie się funkcją identycznościową. Liczba iteracji algorytmu jest równa liczbie bramek projektowanej kaskady.
Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Im-plementation of such functions is realized by special gates. These gates always form a cascade circuit. Minimization of such circuits is a very difficult problem. In this paper a novel concept of synthesis of reversible logic is presented. For simplicity, the method is described for three variables only but it is scalable for more variables. The proposed method is based on XOR function applied to input and output sides of the truth table of a function to be synthesized. The result of applying XOR function indicates bits in the truth table which have to be changed by reversible gates. Due to this property the number of analyzed gates is small. We present the comparison of three variants of the difference method. Each of them leads to different numbers of 3-variable functions for which exact optimal circuits have been found.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 784-786
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza odwracalnych układów logicznych oparta na sieciach Closa
Clos switching network based reversible circuit synthesis
Autorzy:
Szyprowski, M.
Powiązania:
https://bibliotekanauki.pl/articles/154679.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
synteza logiczna
reversible logic circuits
logic synthesis
Opis:
W pracy zaprezentowany jest efektywny obliczeniowo algorytm syntezy układów odwracalnych oparty na komutacji połączeń w sieci przełączającej Closa. Zaproponowano heurystyki, które zmniejszają koszt generowanych układów. Dla układów o 3 wejściach i wyjściach podstawowa wersja algorytmu generuje układy o średnim koszcie równym 131,1% kosztu układu optymalnego, zaś pokazane heurystyki zmniejszają go do 113,7%.
Synthesis of reversible Boolean functions (i.e. bijective mappings) is an emerging research area, mainly motivated by advances in quantum computing, nanotechnologies and low power design. The paper describes a computationally efficient reversible circuit synthesis algorithm. The presented synthesis algorithm decomposes the permutation realized by a reversible function into simpler permutations, which can be then directly mapped to reversible gates. The decomposition is based on the combinatorial theorems used by the Clos switching networks. In the paper analysis of the algorithm computational complexity is performed as well as some new heuristic modifications are proposed. These heuristics decrease the cost of generated circuits and reduce the required computation time. For all 3-input, 3-output reversible functions, the basic algorithm generates circuits that are 131.1% larger than the optimal one, while the introduced heuristics reduce it to 113.7%.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 735-738
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
SMTBDD : New Form of BDD for Logic Synthesis
Autorzy:
Kubica, M.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/226064.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
logic synthesis
SMTBDD
decomposition
technology mapping
FPGA
digital circuits
Opis:
The main purpose of the paper is to suggest a new form of BDD - SMTBDD diagram, methods of obtaining, and its basic features. The idea of using SMTBDD diagram in the process of logic synthesis dedicated to FPGA structures is presented. The creation of SMTBDD diagrams is the result of cutting BDD diagram which is the effect of multiple decomposition. The essence of a proposed decomposition method rests on the way of determining the number of necessary ‘g’ bounded functions on the basis of the content of a root table connected with an appropriate SMTBDD diagram. The article presents the methods of searching non-disjoint decomposition using SMTBDD diagrams. Besides, it analyzes the techniques of choosing cutting levels as far as effective technology mapping is concerned. The paper also discusses the results of the experiments which confirm the efficiency of the analyzed decomposition methods.
Źródło:
International Journal of Electronics and Telecommunications; 2016, 62, 1; 33-41
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rekonfigurowanie funkcji odwracalnych modelowanych w układzie FPGA
Reconfiguration of reversible functions using modeling of gates in FPGA
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153971.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
szyfrowanie
układy FPGA
reversible logic circuits
encryption
FPGA
Opis:
Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.
FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 471-473
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Quality of Minimal Sets of Prime Implicants of Boolean Functions
Autorzy:
Prasad, V. C.
Powiązania:
https://bibliotekanauki.pl/articles/227310.pdf
Data publikacji:
2017
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
logic circuits
digital circuits
Boolean functions
minimal sets
Opis:
Two new problems are posed and solved concerning minimal sets of prime implicants of Boolean functions. It is well known that the prime implicant set of a Boolean function should be minimal and have as few literals as possible. But it is not well known that min term repetitions should also be as few as possible to reduce power consumption. Determination of minimal sets of prime implicants is a well known problem. But nothing is known on the least number of (i) prime implicants (ii) literals and (iii) min term repetitions , any minimal set of prime implicants will have. These measures are useful to assess the quality of a minimal set. They are then extended to determine least number of prime implicants / implicates required to design a static hazard free circuit. The new technique tends to give smallest set of prime implicants for various objectives.
Źródło:
International Journal of Electronics and Telecommunications; 2017, 63, 2; 165-169
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Porównanie efektywności heurystycznych miar złożoności odwracalnych funkcji boolowskich
Comparison of Heuristic Complexity Measure Quality for Reversible Boolean Functions
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/151806.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
miary złożoności funkcji odwracalnych
reversible logic circuits
reversible function complexity measure
Opis:
Funkcja boolowska jest nazywana odwracalną, gdy jest wzajemnie jednoznaczna. W literaturze zaproponowano kilka heurystyk służących do syntezy odwracalnych układów logicznych, jednak do tej pory nie znaleziono rozwiązania, które dawałoby zadowalające wyniki. Przy pracach nad ulepszaniem tych algorytmów potrzebne jest dobre kryterium oceny jakości poszczególnych heurystyk. W pracy pokazano jak wykorzystać bazę optymalnych układów odwracalnych do oceny działania heurystyk oraz przedstawiono wyniki obliczeń pozwalających na porównanie ich efektywności.
A Boolean logic function is reversible if it is a bijective mapping. Synthesis of such functions is motivated by advances in quantum computing, nanotechnologies and low power design. Several heuristic synthesis algorithms has been proposed, but so far none of them produces circuits of good quality in acceptable time. All of them are based on exploration of the search tree guided by a complexity measure function. Search for better algorithms is important and for this aim a good evaluation criterion of a heuristic complexity measure quality is needed. In this article the comparison of reversible function complexity measures known from the literature is made. Their accuracy is checked on the library of the optimal circuits of 3 inputs/outputs. The results are presented in Table 1. The numeric factor Q is introduced on the basis of calculating the probability of taking a wrong way in the search tree by a synthesis algorithm for every reversible function. This factor was calculated for five heuristic complexity measures and shown in Table 2. According to it the Reed-Muller spectrum based complexity measure gives best synthesis results, however there is still a lot of space for improvements.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 581-583
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Nowe reguły przesuwania bramek w układach odwracalnych
New rules for moving gates in reversible circuits
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/151150.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy odwracalne
synteza logiczna
układy kwantowe
reversible circuits
logic synthesis
quantum circuits
Opis:
Jedną z możliwości redukcji układów odwracalnych daje przesuwanie bramek. W pracy zaproponowano nowe reguły takich przesunięć dla układów budowanych ze standardowej biblioteki bramek odwracalnych NCT. Umożliwiają one eliminację bramek o dużej liczbie wejść/wyjść, które mają największy tzw. koszt kwantowy. Opracowane przez nas reguły mogą być stosowane dla dowolnej liczby wejść układu. Umożliwia to projektowanie układów odwracalnych o zredukowanym koszcie kwantowym. Podane przez nas przykłady pokazują, że oszczędności w porównaniu z układami publikowanymi w literaturze mogą być znaczne.
Synthesis of reversible logic circuits is the most intensively studied topic of the research area called reversible computation (circuits are reversible if they represent bijective mappings). This new research area has applications in many fields of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. Recent advances consist in reducing numbers of gates, garbage bits or quantum cost. Some reversible circuit synthesis algorithms generate circuits in which majority of gates have large or even maximal size (i.e. equal to the number of inputs/outputs. However, quantum cost of multi-control generalized Toffoli gates is very high. In this paper it is shown how to reduce the quantum cost of circuits by eliminating most of large gates or even all of them. Namely, a new subset of moving rules useful for reducing the quantum cost is presented. Using this subset, it is possible to reduce the number of maximal-size gates to zero for even functions, and to one for odd functions, according to the known theorem. In the paper substantial savings in the quantum cost are presented for designs taken from recent publications.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 787-789
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Modelowanie w FPGA szyfratorów implementowanych w logice odwracalnej
FPGA-based modeling of encryption systems implemented in reversible logic
Autorzy:
Skorupski, A.
Pawłowski, M.
Gracki, K.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/156656.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
układy FPGA
reversible logic circuits
encryption
FPGA
Opis:
Idea projektowania cyfrowych układów w logice odwracalnej jest wykorzystywana do budowy układów małej mocy. Modelowanie takich układów stało się możliwe dzięki zastosowaniu współczesnych narzędzi symulacyjnych stosowanych do programowania układów FPGA. W niniejszym artykule pokazano wykorzystanie logiki odwracalnej do szyfrowania i przykładową implementację takiego układu. Dla zwiększenia złożoności szyfratora rozbudowano go o programowaną matrycę krosującą zmieniająca kolejność sygnałów wejściowych oraz o układ przekształcania klucza szyfrującego.
A circuit (gate) is called reversible if there is one-to-one correspondence between its inputs and outputs. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Therefore, reversible logic synthesis has been recently intensively studied. The attention is focused mainly on the synthesis of circuits built from the NCT library of gates, i.e. NOT, CNOT and Toffoli gates. Many developers work with design of classical digital devices like registers, adders, processors etc. using reversible circuits. Recently they have also tried to build more complex devices like for example an encryption devices [4, 5, 6, 7], however, only for saving energy. The other point of view, presented in this paper, is to use some features of reversible function. One of them is a big number of functions. For n variables there exist 2n! different function. There are 24 reversible functions for 2 variables, 40320 functions for 3 variables and more than 20x1012 for 4 variables. Synthesis of circuits using 8 variable reversible function is too complicated. We use two cascades using 4 variable reversible function. We consider a 16-gates cascade. Depending on a given reversible function different cascade circuits will be obtained. These circuits correspond to a cryptographic key. Because we assume a 16-gates cascade and there exist 32 various gates we use 80-bit key for a 4-input cascade. Hence, for two cascades a cryptographic key will consist of 160 bits. Modern simulation tools based on FPGAs have enabled modeling of such circuits. In the paper we study application of reversible logic to developing encryption circuits. The results of FPGA-based simulation of a simple encryption circuit implemented built from reversible gates are also presented.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 620-622
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metody konstrukcji optymalnych układów odwracalnych
Techniques for constructing optimal reversible circuits
Autorzy:
Szyprowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/156489.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy odwracalne
synteza logiczna
układy kwantowe
reversible circuits
logic synthesis
quantum circuits
Opis:
Dopiero w 2010 roku, po całej dekadzie badań, opracowano pierwszą metodę syntezy optymalnych układów odwracalnych dla dowolnych funkcji czterech zmiennych. Układy te budowane były ze standardowej biblioteki bramek odwracalnych NCT, mających wyłącznie tzw. pozytywne sterowanie. W pracy opisujemy wyniki naszych rozszerzeń tej metody na przypadek minimalizowania kosztu kwantowego dla układów o zadanej liczbie bramek, a także na układy budowane z bramek NCT o mieszanym sterowaniu (tzn. zarówno o pozytywnym, jak i negatywnym).
computation (i.e. bijective mapping). This emerging research area has applications in many new areas of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. Recent advances consist in reducing numbers of gates, garbage bits or quantum cost. Synthesis of optimal reversible circuits is a very hard problem even for small input/output circuits. In 2010 a method for construction of 4-input/output optimal circuits was developed for circuits constructed using reversible gates from NCT library [5]. In the paper we present a summary of the results of our extensions to this method. We have developed an approach for minimization of quantum cost of the 4-input/output circuits [7]. Our computational experiments have been conducted for two sets of reversible gates: a standard NCT library and extended mixed-polarity NCT library, which consists of gates with both positive and negative control lines. Using our tools we have found circuits for the known reversible benchmarks which have lower quantum cost than any of the best known implementations so far. Based on the data of our experiments we have made a statistical comparison of the optimal circuits built from standard NCT and libraries.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 647-649
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Method of Logical Synthesis of Integrated Circuits in basis K-PLA
Autorzy:
Novikov, S.
Powiązania:
https://bibliotekanauki.pl/articles/92848.pdf
Data publikacji:
2006
Wydawca:
Uniwersytet Przyrodniczo-Humanistyczny w Siedlcach
Tematy:
logical synthesis of circuits
programmable logic array
PLA
Źródło:
Studia Informatica : systems and information technology; 2006, 1(7); 247-253
1731-2264
Pojawia się w:
Studia Informatica : systems and information technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmu syntezy układów odwracalnych w strukturach FPGA
FPGA implementation of a reversible circuit synthesis algorithm
Autorzy:
Gracki, K.
Skorupski, A.
Pawłowski, M.
Kerntopf, P.
Powiązania:
https://bibliotekanauki.pl/articles/153621.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
odwracalne układy logiczne
język VHDL
układy FPGA
reversible logic circuits
VHDL language
FPGA circuits
Opis:
Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.
Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 477-479
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 21

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies