Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "ladder diagram" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-7 z 7
    Tytuł:
    Fast Designing Ladder Diagram of Programmable Logic Controller for a Technological Process
    Autorzy:
    Szcześniak, Adam
    Szcześniak, Zbigniew
    Powiązania:
    https://bibliotekanauki.pl/articles/2200691.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    synthesis and verification of sequential systems
    ladder diagram
    PLC programming
    Opis:
    The article presents developed method and general principles of creating ladder diagrams, which are commonly used for systems with programmable logic controllers (PLC). Ladder diagrams are created for sequential control systems of technological processes, which are described by a connection pattern, time diagrams of the executive elements` operation. The executive elements are double-acting pneumatic or hydraulic actuators controlled by bistable electrovalves. A method of designing sequential systems enabling the creation of a ladder electro-pneumatic system is presented. The ladder diagram consists of two parts. One is responsible for controlling the valve coils, the other for the implementation of the memory block. The signals that control the transition to the next state are the signals described on the boundaries of the graph division. The synthesis of control systems and their verification was carried out using the computer aided program FluidSim by Festo.
    Źródło:
    International Journal of Electronics and Telecommunications; 2022, 68, 4; 709--714
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Modelling of Parameterized Discrete Control Algorithms With Use of Finite State Machines in TIA Portal Environment
    Autorzy:
    Andrzejewski, G.
    Zając, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/226384.pdf
    Data publikacji:
    2018
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    finite state machine
    parameterised discrete control
    process modelling
    Ladder Diagram
    TIA Portal
    Opis:
    There exist numerous modelling techniques and representation methods for digital control algorithms, aimed to achieve required system or process parameters, e.g. precision of process modelling, control quality, fulfilling the time constrains, optimisation of consumption of system resources, or achieving a trade-off between number of parameters. This work illustrates usage of Finite State Machines (FSM) modelling technique to solve a control problem with parameterized external variables. The structure of this work comprises six elements. The FSM is presented in brief and discrete control algorithm modelling is discussed. The modelled object and control problem is described and variables are identified. The FSM model is presented and control algorithm is described. The parameterization problem is identified and addressed, and the implementation in PLC programming LAD language is presented. Finally, the conclusion is given and future work areas are identified.
    Źródło:
    International Journal of Electronics and Telecommunications; 2018, 64, 2; 249-254
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Petri net models of discrete event systems and state sequence generation for closed loop plant-controller system
    Modele systemów zdarzeń dyskretnych skonstruowane w oparciu o sieci petriego i generacja sekwencji stanów zamkniętego systemu obiekt-sterownik
    Autorzy:
    Zech, W.
    Puchałka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/389830.pdf
    Data publikacji:
    2011
    Wydawca:
    Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
    Tematy:
    system zdarzeń dyskretnych
    sieci Petriego
    programowalne sterowniki sekwencyjne
    diagramy drabinkowe
    DES
    Petri nets
    PLC
    ladder diagram
    Opis:
    In this paper there has been provided a ladder diagram formal model as LD-P/T-system. Closed loop system which consists of the LD-controller model and the controlled object model is constructed. We propose an algorithm to construct a state-transition diagram of the system. A fault is detected when an unpredicted state is generated. Additional benefits from such an approach results in the fact that an abstraction of the transition diagram of this controller is possible, which can be used for LD-VHDL transformation into FPGA implementation.
    W artykule przedstawiono formalny model diagramu drabinkowego (LD) jako LD-P/T-system. Skonstruowano model zamkniętej pętli sprzężenia między sterownikiem (LD) i sterowanym obiektem. Przedstawiono algorytm generacji diagramu przejść między stanami takiego systemu. Możliwa jest detekcja uszkodzenia, gdy wygenerowany zostanie nieprzewidziany stan. Dodatkowa korzyść z takiego podejścia wynika z faktu, że możliwa jest konstrukcje diagramu przejść samego sterownika, co może być wykorzystane do transformacji diagramów drabinkowych na model dający się opisać w języku VHDL i implementować w FPGA.
    Źródło:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2011, 15; 19-35
    1899-0088
    Pojawia się w:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Programowe testy spełnienia wymagań czasu rzeczywistego na sterowniku PLC z wykorzystaniem języka LD
    The software-based tests of real-time requirements meeting at PLC with the use of LD
    Autorzy:
    Oprzędkiewicz, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/277249.pdf
    Data publikacji:
    2011
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    sterowanie cyfrowe
    sterowniki PLC
    wymagania czasu rzeczywistego
    język drabinkowy
    digital control
    PLC
    real-time requirements
    ladder diagram
    Opis:
    W pracy zaprezentowano nową metodę pomiaru uwarunkowań czasowych podczas pracy sterownika PLC, wykorzystującą język drabinkowy. Konstruując algorytm pomiarowy zastosowano reguły interpretacji języka LD. Do pomiarów czasu wykorzystano standardowe timery. Badania doświadczalne przeprowadzono na sterowniku GE FANUC VersMax Micro. Wyniki testów potwierdziły poprawność proponowanej metody.
    In a paper a new, LD-based method of real-time requirements meeting at PLC is presented. During algorithm construction basic interpretation rules for LD language are applied. To time tests standard timers were applied. Experimental tests were run with the use of GE FANUC VersMax Micro. The results of tests confirmed the corectness of proposed method.
    Źródło:
    Pomiary Automatyka Robotyka; 2011, 15, 3; 71-75
    1427-9126
    Pojawia się w:
    Pomiary Automatyka Robotyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
    LD synthesis with arithmetic operations for FPGA
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156660.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowane
    PLC
    ladder diagram
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.
    The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 617-619
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA
    A method of hardware implementation of LD programs in FPGA devices
    Autorzy:
    Mocha, J.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/156387.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    programowalne sterowniki logiczne
    PLC
    język schematów drabinkowych
    LD
    układy logiki programowalnej
    FPGA
    programmable logic controller (PLC)
    ladder diagram
    programmable logic device
    PLD
    Opis:
    W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.
    The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 88-92
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
    A common intermediate representation of LD and SFC programs for hardware synthesis purposes
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151128.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    sekwencyjny schemat funkcji
    SFC
    synteza logiczna wysokiego poziomu
    graf przepływu danych
    DFG
    FPGA
    układy rekonfigurowane
    PLC
    high level logic synthesis
    DFG (data flow graph)
    data flow graph
    ladder diagram
    Opis:
    W artykule przedstawiono metody reprezentacji pośredniej programu sterowania opisanego językiem LD oraz SFC zgodnie z IEC61131-3, opracowane na potrzeby syntezy sprzętowej kładów sterowania PLC implementowanych w strukturach programowalnych FPGA. W opisie wykorzystano oryginalną implementację grafu skierowanego. Przedstawiono opracowane reguły odwzorowania, zapewniające zachowanie zależności sekwencyjnych przy jednoczesnym uzyskaniu maksymalnego zrównoleglenia działania. Przedstawiono również zarys metod syntezy na podstawie opracowanego odwzorowania pośredniego.
    The increased performance of a PLC can be achieved by direct implementation of a control program in an FPGA device [3, 6, 7, 8, 12, 13]. The paper presents a methodology of transforming a standard PLC program given by LD or SFC according to IEC61131-3 to the common intermediate form dedicated for logic synthesis. The intermediate form of the control program is represented by a data flow graph (DFG, Fig. 1). The set of nodes is carefully selected to minimize the number of different types of nodes while assuring implementation of PLC behavior. Attributed edges and multiple argument nodes are used to reduce size of DFG (Fig. 2). The developed method for creating a DAG maintains sequential dependencies between variables and revel operations parallelism. In PLC programs the variables pass values between operations and computation cycles. In order to maintain sequential dependencies, value assignment to a variable is observed. If the accessed variable has not been assigned, its value is used for a driving node (Fig. 3). The SFC is based on step, actions and transitions [2]. The step variable in the DFG is represented by a JK flip-flop equivalent. The activation function of a step is based on analysis of its dependencies with preceding and succeeding steps and transitions (Fig. 5). Actions that are bounded with steps are controlled according to their types (Fig. 6). The presented intermediated representation has been successfully applied to synthesize a PLC implemented in an FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 799-802
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-7 z 7

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies