Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "field-programmable gate array" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-33 z 33
    Tytuł:
    Projekt i implementacja sterowników karty graficznej VGA w układach FPGA
    Design and implementation of VGA graphics card in FPGA technology
    Autorzy:
    Niemojewski, M.
    Sapiecha, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/155616.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    VGA
    Video Graphics Adapter
    FPGA
    field-programmable gate array
    Altera
    Stratix II
    Lancelot VGA
    field programmable gate array (FPGA)
    Opis:
    Celem pracy jest zaprojektowanie interfejsu graficznego i tekstowego umożliwiającego prezentacje informacji na ekranie monitora VGA wykorzystując technologie logicznych układów programowalnych, napisanie sterowników sprzętu dla systemu operacyjnego žClinux oraz przeprowadzenie i analiza wyników testów uzyskanego rozwiązania ze względu na parametry: prędkość rysowania obrazu, stopień obciążenia pamięci.
    The paper presents design and implementation of the text and graphics interface for FPGA based system. The article describes VHDL module and video graphics driver for žClinux operating system. The article describes tests of the device. The paper presents possible future work for the design.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 81-83
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    An efficient hardware implementation of a combinations generator
    Autorzy:
    Mazurkiewicz, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/298447.pdf
    Data publikacji:
    2017
    Wydawca:
    Uniwersytet Warmińsko-Mazurski w Olsztynie
    Tematy:
    information technology
    generator of combinations
    field programmable gate array (FPGA)
    Opis:
    In this paper an area-efficient hardware implementation of a Bincombgen algorithm was presented. This algorithm generates all (n,k) combinations in the form of binary vectors. The generator was implemented using Verilog language and synthesized using Xilinx and Intel-Altera software. Some changes were applied to the original code, which allows our FPGA implementation to be more efficient than in the previously published papers. The usage of chip resources and maximum clock frequency for different values of n and k parameters are presented.
    Źródło:
    Technical Sciences / University of Warmia and Mazury in Olsztyn; 2017, 20(4); 405-413
    1505-4675
    2083-4527
    Pojawia się w:
    Technical Sciences / University of Warmia and Mazury in Olsztyn
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pulse Sequence Shaper For Radiospectroscopy And Relaxation Methods In NQR
    Autorzy:
    Bobalo, Y.
    Hotra, Z.
    Hotra, O.
    Politans’kyy, L.
    Samila, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/221794.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    NQR
    pulse sequence
    field programmable gate array (FPGA)
    frequency synthesizer
    Opis:
    A pulse sequence shaper for the pursuance of the research using a wide spectrum of radiospectroscopy and relaxation methods in NQR is proposed. The distinctive feature of this product is its implementation with the application of a multi-functional programmable frequency synthesizer suitable for high-speed amplitude and phase manipulations.
    Źródło:
    Metrology and Measurement Systems; 2015, 22, 3; 363-370
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Polyphase Comb Filter Based on Dispatching Input Bit-stream and Interlaying Multiplexer Techniques for Sigma-Delta ADCs
    Autorzy:
    Abdollahvand, S.
    Goes, J.
    Paulino, N.
    Gomes, L.
    Powiązania:
    https://bibliotekanauki.pl/articles/397961.pdf
    Data publikacji:
    2012
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    filtr decymacyjny
    filtr wielofazowy
    modulator sigma-delta
    field-programmable gate array
    FPGA
    decimation filter
    Polyphase Comb filter
    sigma-delta modulators
    field programmable gate array (FPGA)
    Opis:
    This paper describes a new design approach for implementing a Polyphase Comb Filter (PCF) based on dispatching input bit-stream and interlaying multiplexer techniques. In order to make our solution more energy efficient in comparison with prior art, we start with a detailed analysis of the drawbacks and advantages of the existing classical techniques. A new structure based on a novel SINC3 design is proposed. This new design uses a controller unit to activate one sub-filter in each specific time interval. As a consequence, no input registers and switches are required. Since this decimation filter is working with a single-bit output bit-stream, the required multiplication function can be simply done by using interlaying multiplexers (MUXs). By interlaying different levels of MUXs along with the navigation of the input bit stream we can easily emulate the multiplication operation. The implementation in a Xilinx Spartan3 FPGA demonstrates the feasibility and hardware efficiency of our solution . The proposed new filter architecture can be readily applicable to any Sigma-Delta (ΣΔ) ADC with a single-bit output stream and it requires a reduced number of adders and registers when compared with the state-of-the-art approaches.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2012, 3, 4; 152-158
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA implementations of low precision floating point multiply-accumulate
    Autorzy:
    Amaricai, A.
    Boncalo, O.
    Sicoe, O
    Powiązania:
    https://bibliotekanauki.pl/articles/397897.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    digital arithmetic
    floating point arithmetic
    FPGA
    field programmable gate array (FPGA)
    multiply-accumulate
    dot product
    arytmetyka cyfrowa
    arytmetyka zmiennoprzecinkowa
    field-programmable gate array
    MAC
    iloczyn skalarny
    Opis:
    Floating point (FP) multiply-accumulate (MAC) represents one of the most important operations in a wide range of applications, such as DSP, multimedia or graphic processing. This paper presents a FP MAC half precision (16-bit) FPGA implementation. The main contribution of this work is represented by the utilization of modern FPGA DSP block for performing both mantissa multiplication and mantissa accumulation. In order to use the DSP block for these operations, the alignment right shifts are performed before the multiply-add stage: a right shift on one of the multiplicand, and, a left shift for the other. This results in efficient DSP usage; thus both cost savings and higher performance (high working frequencies and low latencies) are targeted for MAC operations.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 4; 159-163
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synthesis of FSMs Based on Architectural Decomposition with Joined Multiple Encoding
    Autorzy:
    Bukowiec, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/227248.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    Boolean algebra
    circuit synthesis
    field programmable gate array (FPGA)
    sequential circuits
    Opis:
    The method of synthesis of the logic circuit of finite state machine (FSM) with Mealy's outputs is proposed in this paper. Proposed method is based on the innovate encoding of microinstructions split into subsets. Code of microinstruction is represented as a part of current state code and code of microinstruction inside of current subset. It leads to realization of FSM as s double-level structure. It leads to diminishing of number of variables required for encoding of microinstructions. Such approach permits to decrease the number of required outputs of combinational part of FSM.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 1; 35-41
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Calibration of a mixed-signal power network transient stability analysis emulator
    Autorzy:
    Lanz, G
    Fabre, L.
    Lilis, G
    Kyriakidis, T
    Sallin, D
    Cherkaoui, R.
    Kayal, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/398094.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    analog computer
    calibration
    field programmable gate array (FPGA)
    FPGA
    mixed signal
    power system dynamics
    komputer analogowy
    kalibracja
    field-programmable gate array
    sygnał mieszany
    dynamika systemu elektroenergetycznego
    Opis:
    The emerging field of power system emulation for real time smart grid management is very demanding in terms of speed and accuracy. This paper provides detailed information about the electronics calibration process of a high-speed power network emulator dedicated to the transient stability analysis of power systems. This emulator uses mixed-signal hardware to model the dynamic behavior of a power network. Special design allows the self-calibration of the analog electronics through successive measurements and correction steps. The calibration operation guarantees high resolution of the transient stability analysis results, so that they can be reliably used for operational planning and control on real power networks.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 4; 142-147
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A Random Number Generator Using Ring Oscillators and SHA-256 as Post-Processing
    Autorzy:
    Łoza, S.
    Matuszewski, Ł.
    Jessa, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/963943.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    random numbers
    cryptography
    ring oscillators
    hash functions
    field programmable gate array (FPGA)
    Opis:
    Today, cryptographic security depends primarily on having strong keys and keeping them secret. The keys should be produced by a reliable and robust to external manipulations generators of random numbers. To hamper different attacks, the generators should be implemented in the same chip as a cryptographic system using random numbers. It forces a designer to create a random number generator purely digitally. Unfortunately, the obtained sequences are biased and do not pass many statistical tests. Therefore an output of the random number generator has to be subjected to a transformation called postprocessing. In this paper the hash function SHA-256 as postprocessing of bits produced by a combined random bit generator using jitter observed in ring oscillators (ROs) is proposed. All components – the random number generator and the SHA-256, are implemented in a single Field Programmable Gate Array (FPGA). We expect that the proposed solution, implemented in the same FPGA together with a cryptographic system, is more attack-resistant owing to many sources of randomness with significantly different nominal frequencies.
    Źródło:
    International Journal of Electronics and Telecommunications; 2015, 61, 2; 199-204
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Digital random bit generators implemented in FPGAs offered by various manufacturers
    Autorzy:
    Kubczak, P.
    Matuszewski, Ł.
    Jessa, M.
    Łoza, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/114475.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    true random number generator
    ring oscillator
    cryptography
    field programmable gate array (FPGA)
    Opis:
    In cryptography, we require that a random sequence should have excellent statistical properties as well as non-deterministic character. Combining multiple independent sources of randomness using the modulo two operation, significantly improves the statistical properties of the generated sequences and also affects the accumulation of true randomness generated in the oscillator sources. This is a very promising method of producing random sequences. In this paper, we compare the implementations of the RO-based combined random generator in various FPGAs technologies offered by various manufactures (Xilinx, Altera, Lattice). In this research, we used a NIST 800-22 statistical test suite to assess the statistical properties. The results show that the method of producing strings with a combined generator is the method stable in terms of technology. The results are similar for implementation in all FPGA used in the experiment. So, the proposed generator can be implemented in various programmable structures together with other components of a cryptographic system.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 293-295
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmiennoprzecinkowa jednostka arytmetyczna dla sprzętowej maszyny wirtualnej
    A floating point unit for the hardware virtual machine
    Autorzy:
    Hajduk, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/156437.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy FPGA
    arytmetyka zmiennoprzecinkowa
    field programmable gate array (FPGA)
    floating point arithmetic
    Opis:
    W artykule omówiono, opracowaną dla struktur FPGA, implementację układów realizujących podstawowe operacje arytmetyki zmiennoprzecinkowej. Implementacja charakteryzuje się pewnym kompromisem pomiędzy zapotrzebowaniem na zasoby logiczne układu programowalnego a szybkością realizacji operacji arytmetycznych określoną przez liczbę taktów zegara niezbędną do wykonania operacji. Wspomniane układy zostały wykorzystane jako zasadnicze komponenty zmiennoprzecinkowej jednostki arytmetycznej przeznaczonej dla sprzętowej maszyny wirtualnej. Maszyna ta, implementowana w układach FPGA, jest specjalizowanym mikrokontrolerem wykonującym pośredni kod wykonywalny generowany przez kompilator środowiska inżynierskiego CPDev, przeznaczonego do projektowania oprogramowania sterowników przemysłowych. Wykonane testy wydajności maszyny sprzętowej wyposażonej w zmiennoprzecinkową jednostkę arytmetyczną wskazują, że jest ona średnio kilkadziesiąt razy szybsza od dotychczas istniejących realizacji programowych, wykorzystujących popularne mikrokontrolery AVR i ARM.
    Under the CPDev (Control Program Developer) engineering environment, programs written in one of the languages defined in the IEC 61131-3 standard are compiled into the universal intermediate code executed on the side of programmable controllers by the virtual machines [9]. There are software implemented virtual machines, dedicated for the platform with popular AVR and ARM microcontrollers, and also there is a recently developed hardware virtual machine implemented using FPGA devices [2]. The hardware virtual machine, which in fact is a specialized microcontroller described in the Verilog Hardware Description Language [3], is several dozen times faster then its software counterparts [2]. But the main drawback of the existing hardware virtual machine is a lack of the ability of executing the floating point computations. The paper presents an architecture of the floating point arithmetic unit accomplishing basic floating point operation, designed for the hardware virtual machine. There are quite a lot of publications concerning FPGA implementation of the floating point arithmetic, for instance [6, 7, 8, 10, 11]. In this paper the realization of basic float-ing point operation, balanced between logic resources requirements and speed of computing (defined by the number of clock cycles necessary to end up a floating point operation), is presented. Figs. 1 and 2 show a simplified micro-architecture of the single precision (according to IEEE 754-1985 standard [5]) floating point multiplier and adder. A floating point divider has roughly the same structure as the multiplier - it differs in states functions performed by some blocks. A few different realizations of the multiplier and adder unit were designed - the details are presented in Tabs. 1 and 3. The general trend is as follows: a shorter clock cycle necessary to execute the operation needs more logic resources of FPGA. A floating point unit for the hardware virtual machine was designed based on the floating point multiplier, divider and adder blocks. Apart from the mentioned above basic floating point operation, the floating point unit also performs operations like: comparison and relation (equals, not equals, more than, more than or equal etc.), absolute value, negation, integer value to floating point value conversion, floating point to integer conversion (rounding, truncating) and some functions fetched from IEC 61131-3 standard like MIN, MAX, LIMIT. To compare performance of the hardware virtual machine equipped with the floating point unit and its software counterparts, the Whetstone based benchmark [1] was written in ST language. The test results are given in Tab. 4. The hardware virtual machine (implemented using Xilinx Spartan 3-AN FPGA XC3S1400AN-4FGG676) is several times faster than the software one implemented on AVR and ARM microcontrollers, and even a little bit faster than the PC based virtual machine (under .NET environment).
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 82-85
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Research and Medical Transcranial Doppler System
    Autorzy:
    Lewandowski, M.
    Walczak, M.
    Karwat, P.
    Witek, B.
    Karłowicz, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/177389.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    Doppler system
    digital signal processing
    hardware-software partitioning
    field programmable gate array (FPGA)
    Opis:
    A new ultrasound digital transcranial Doppler system (digiTDS) is introduced. The digiTDS enables diagnosis of intracranial vessels which are rather difficult to penetrate for standard systems. The device can display a color map of flow velocities (in time-depth domain) and a spectrogram of a Doppler signal obtained at particular depth. The system offers a multigate processing which allows to display a numer of spectrograms simultaneously and to reconstruct a flow velocity profile. The digital signal processing in digiTDS is partitioned between hardware and software parts. The hardware part (based on FPGA) executes a signal demodulation and reduces data stream. The software part (PC) performs the Doppler processing and display tasks. The hardware-software partitioning allowed to build a flexible Doppler platform at a relatively low cost. The digiTDS design fulfills all necessary medical standards being a new useful tool in the transcranial field as well as in heart velocimetry research.
    Źródło:
    Archives of Acoustics; 2016, 41, 4; 773-781
    0137-5075
    Pojawia się w:
    Archives of Acoustics
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A random number generator using ring oscillators and the Keccak as post-processing
    Autorzy:
    Łoza, S.
    Matuszewski, Ł.
    Jessa, M.
    Kubczak, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/114620.pdf
    Data publikacji:
    2015
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    true random number generator
    ring oscillator
    cryptography
    field programmable gate array (FPGA)
    hash function
    Opis:
    In cryptography, sequences of numbers with unpredictable elements are often required. Such sequences should pass all known statistical tests for random sequences. Because sequences produced in real circuits are biased, they do not pass many statistical tests, e.g., the distribution of numbers is not uniform. Such random number sequences should be subjected to a transformation called post-processing. In this paper, a true random number generator is considered. It uses ring oscillators and the Keccak hash function as post-processing. This paper presents only simulation conditions for this approach since the post-processing part was done using x86 architecture on a PC.
    Źródło:
    Measurement Automation Monitoring; 2015, 61, 7; 290-292
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A proposal of output speed multiplication technique for true random number generators based on ring oscillators
    Autorzy:
    Matuszewski, Ł.
    Kubczak, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/114218.pdf
    Data publikacji:
    2016
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    true random number generator
    ring oscillator
    cryptography
    field programmable gate array (FPGA)
    restart mechanism
    Opis:
    Nowadays modern cryptographic systems require a tremendous amount of keys. Very fast random number generators (RNGs) are needed to produce those keys in the requested time, but what to do when a solution that is already in use reaches the maximum speed? The aim of the paper is to find the answer to this question. In addition, generated random numbers should not leave a cryptographic system, because according to the Kerckhoffs thesis, the security of the whole system should be based only on a key. The cryptographic system should be enclosed within a single chip. In order to check new ideas and prove them, there were used NIST 800-22 test suite and restarts mechanism. The basic concept of the generator built of ring oscillators is still the same; ring oscillators are combined by XOR gates tree. A single ring oscillator consists of inverter, latch and NAND. This kind of construction provides a tool to make synchronous start and stop of all oscillators and the restart mechanism technique is applied in this manner. The speed of generation was increased by using multiple parallel generator trees to generate instantly the whole n-bit word. The paper shows that reproduction of the base structure is not a simple method of increasing the speed of generator. Moreover, it is always important to carefully consider all new ideas, because even if the NIST statistical test suite is passed, there is a chance that the restart mechanism will show some correlations that can be used during attack on the system.
    Źródło:
    Measurement Automation Monitoring; 2016, 62, 5; 157-159
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA realization of an improved alpha max plus beta min algorithm
    Autorzy:
    Czyżak, M.
    Smyk, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/376709.pdf
    Data publikacji:
    2014
    Wydawca:
    Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
    Tematy:
    square root computation
    alpha max plus beta min algorithm
    field programmable gate array (FPGA)
    Opis:
    The improved version of the alpha max plus beta min square-rooting algorithm and its realization in the Field Programmable Gate Array (FPGA) are presented. The algorithm computes the square root to calculate the approximate magnitude of a complex sample. It is especially useful for pipelined calculations in the DSP. The improved version allows to reduce the peak error from about 4% to 0.33%. This is attained by determination of the approximate ratio of arguments and adequate selection of algorithm coefficients. Four approximation regions are used and hence four sets of coefficients. Also a Xilinx FPGA implementation for 12-bit sign magnitude numbers is shown.
    Źródło:
    Poznan University of Technology Academic Journals. Electrical Engineering; 2014, 80; 151-160
    1897-0737
    Pojawia się w:
    Poznan University of Technology Academic Journals. Electrical Engineering
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Design of microprogrammed controllers to be implemented in FPGAs
    Autorzy:
    Wiśniewski, R.
    Barkalov, A.
    Titarenko, L.
    Halang, W. A.
    Powiązania:
    https://bibliotekanauki.pl/articles/907791.pdf
    Data publikacji:
    2011
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    jednostka sterująca
    sterownik mikroprogramowany
    układ FPGA
    control unit
    microprogrammed controller
    field programmable gate array (FPGA)
    Opis:
    In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2011, 21, 2; 401-412
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Methods of designing of compositional microprogram control units with mutual memory
    Metody projektowania mikroprogramowanych jednostek sterujących o adresowaniu wspólnym
    Autorzy:
    Wiśniewski, R.
    Barkalov, A. A.
    Janik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156222.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    programowalny układ FPGA
    compositional microprogram control unit (CMCU)
    field programmable gate array (FPGA)
    Opis:
    In the article four designing methods of Compositional Microprogram Control Unit (CMCU) will be described and compared. The first one - with mutual memory - is traditional way of synthesis of CMCU. Here operational vertices of the initial flow chart that describes the functionality of control units are replaced with operational linear chains that permit to minimize the number of internal states of the controller. Three remaining methods are based on the CMCU with mutual memory; however there are additional improvements that allow reducing the number of logic elements that are required for implementation of CMCU on programmable device. Detailed results of investigations will be shown in the paper. Authors have performed researches where over 100 benchmarks (descriptions of CMCU) were designed with all four methods and implemented on an FPGA. Results of implementation will be studied and analyzed in detail and described in the paper.
    W referacie zaprezentowane zostaną cztery metody projektowania mikroprogramowanych jednostek sterujących. Pierwsza metoda to tradycyjny sposób syntezy sterownika o adresowaniu wspólnym. Na jej podstawie opracowane zostały trzy inne metody projektowania mikroprogramowanych układów sterujących. Wprowadzono modyfikacje w strukturze sterownika, których głównym celem była redukcja liczby wykorzystanych elementów logicznych podczas implementacji systemu w matrycach FPGA. W artykule przedstawione zostaną szczegółowe wyniki badań przeprowadzonych przez autorów. Każdy sterownik zaprojektowano wszystkimi czterema metodami, a następnie przeprowadzono operacje syntezy oraz implementacji. Końcowe wyniki zajętości poszczególnych wersji w programowalnych matrycach FPGA zostaną szczegółowo przeanalizowane.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 493-495
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Employing FPGA DSP blocks for time-to-digital conversion
    Autorzy:
    Kwiatkowski, Paweł
    Powiązania:
    https://bibliotekanauki.pl/articles/221505.pdf
    Data publikacji:
    2019
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    time-to-digital converter
    time coding line
    time interval counter
    digital signal processing
    field-programmable gate array
    Opis:
    The paper presents a novel implementation of a time-to-digital converter (TDC) in field-programmable gate array (FPGA) devices. The design employs FPGA digital signal processing (DSP) blocks and gives more than two-fold improvement in mean resolution in comparison with the common conversion method (carry chain-based time coding line). Two TDCs are presented and tested depending on DSP configuration. The converters were implemented in a Kintex-7 FPGA device manufactured by Xilinx in 28 nm CMOS process. The tests performed show possibilities to obtain mean resolution of 4.2 ps but measurement precision is limited to at most 15 ps mainly due to high conversion nonlinearities. The presented solution saves FPGA programmable logic blocks and has an advantage of a wider operation range when compared with a carry chain-based time coding line.
    Źródło:
    Metrology and Measurement Systems; 2019, 26, 4; 631-643
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A time-domain pulse amplitude and width discrimination method for photon counting
    Autorzy:
    del Mar Correa, M.
    Pérez, F. R.
    Powiązania:
    https://bibliotekanauki.pl/articles/220971.pdf
    Data publikacji:
    2018
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    field-programmable gate array
    time-to-digital converter
    spectroscopy
    photomultiplier
    photon counting
    discriminator
    after-pulsing
    low-voltage differential signalling
    Opis:
    This work shows a time-domain method for the discrimination and digitization of parameters of voltage pulses coming from optical detectors, taking into account the presence of electronic noise and afterpulsing. Our scheme is based on an FPGA-based time-to-digital converter as well as an adjustable-threshold comparator complemented with commercial elements. Here, the design, implementation and optimization of a multiphase TDC using delay lines shorter than a single clock period is also described. The performance of this signal processing system is discussed through the results from the statistical code density test, statistical distributions of measurements and information gathered from an optical detector. Unlike dual voltage threshold discriminators or constant-fraction discriminators, the proposed method uses amplitude and time information to define an adjustable discrimination window that enables the acquisition of spectra.
    Źródło:
    Metrology and Measurement Systems; 2018, 25, 2; 269-282
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projektowanie sterowników mikroprogramowanych z wykorzystaniem bloków pamięci układów programowalnych
    Design of microprogrammed controllers with dedicated memory blocks
    Autorzy:
    Wiśniewski, R.
    Barkalov, A. A.
    Halang, W. A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151796.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik mikroprogramowany (mikroprogramowany układ sterujący)
    programowalny układ FPGA
    Microprogrammed Controller (Compositional Microprogram Control Unit)
    field programmable gate array (FPGA)
    Opis:
    W artykule zaprezentowana zostanie nowa metoda projektowania sterowników mikroprogramowanych. W proponowanym rozwiązaniu zarówno moduł pamięci, jak i część adresująca sterownika realizowane są z wykorzystaniem dedykowanych bloków pamięci układów programowalnych. Dzięki temu układ sterujący może zostać w łatwy sposób zweryfikowany pod kątem bezpieczeństwa. Ponadto zredukowana zostaje liczba wykorzystanych elementów logicznych, które są niezbędne do implementacji układu sterującego w matrycach programowalnych. Trzecią istotną korzyścią proponowanej metody jest możliwość zastosowania częściowej rekonfiguracji zarówno części zarządzającej jak i modułu pamięci sterownika. Idea metody zostanie zilustrowana przykładem. Pokazane zostaną wszystkie kroki, które są niezbędne do realizacji układu z wykorzystaniem proponowanej metody.
    A compositional microprogram control unit (also called a microprogrammed controller) is a multi-level device whose control unit consists of two main units. The first one is responsible for addressing microinstructions that are kept in a control memory. It is a simple finite-state machine. The role of the second unit is to hold and generate adequate microinstructions. Such a solution permits to minimize the number of logic elements required to implement the control unit. Therefore, wider areas of the target device can be accessed by other modules of the designed system. The control memory can be implemented using either logic elements or dedicated memory blocks of a chip. In this paper a new design method of microprogrammed controllers is proposed. Its idea is to implement the addressing part of microprogrammed controllers with memories. This kind of solutions has three main advantages. First of all, such designs can easily be verified thanks to the regular structure of memories, which fosters the inherent safety of entire control units. Moreover, in such a case the design is implemented with a System-on-Programmable-Chip (SoPC), the additional resources available there in form of programmable devices may be used. It is possible to implement the addressing part of a control unit with dedicated memory blocks of an SoPC, which results in a reduction of logic elements (especially look-up tables) required. Finally, the concept allows application of partial reconfiguration of an SoPC. Thus, the functionality of the whole controller can be easily and quickly modified. The proposed method is illustrated by an example. All steps required in order to design and prototype microprogrammed controllers based on the presented concept are shown in detail.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 569-571
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A High-Speed Fully Digital Phase-Synchronizer Implemented in a Field Programmable Gate Array Device
    Autorzy:
    Frankowski, R.
    Chaberski, D.
    Kowalski, M.
    Zieliński, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/221125.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    phase synchronizer
    delay line
    coincidence counting
    quantum information
    time interval measurement
    time-to-digital converters
    field programmable gate array (FPGA)
    Opis:
    Most systems used in quantum physics experiments require the efficient and simultaneous recording different multi-photon coincidence detection events. In such experiments, the single-photon gated counting systems can be applicable. The main sources of errors in these systems are both instability of the clock source and their imperfect synchronization with the excitation source. Below, we propose a solution for improvement of the metrological parameters of such measuring systems. Thus, we designed a novel integrated circuit dedicated to registration of signals from a photon number resolving detectors including a phase synchronizer module. This paper presents the architecture of a high-resolution (~60 ps) digital phase synchronizer module cooperating with a multi-channel coincidence counter. The main characteristic feature of the presented system is its ability to fast synchronization (requiring only one clock period) with the measuring process. Therefore, it is designed to work with various excitation sources of a very wide frequency range. Implementation of the phase synchronizer module in an FPGA device enabled to reduce the synchronization error value from 2.857 ns to 214.8 ps.
    Źródło:
    Metrology and Measurement Systems; 2017, 24, 3; 537-550
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Pattern Classification of Fabric Defects Using a Probabilistic Neural Network and Its Hardware Implementation using the Field Programmable Gate Array System
    Klasyfikacja rodzaju defektów tkanin za pomocą probabilistycznej sztucznej sieci neuronowej oraz za pomocą systemu FPGA
    Autorzy:
    Hasnat, A.
    Ghosh, A.
    Khatun, A.
    Halder, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/234369.pdf
    Data publikacji:
    2017
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Biopolimerów i Włókien Chemicznych
    Tematy:
    classification
    fabric defect
    field programmable gate array (FPGA)
    radial basis function
    probabilistic neural network
    klasyfikacja wad tkanin
    probabilistyczna sieć neuronowa
    Opis:
    This study proposes a fabric defect classification system using a Probabilistic Neural Network (PNN) and its hardware implementation using a Field Programmable Gate Arrays (FPGA) based system. The PNN classifier achieves an accuracy of 98 ± 2% for the test data set, whereas the FPGA based hardware system of the PNN classifier realises about 94±2% testing accuracy. The FPGA system operates as fast as 50.777 MHz, corresponding to a clock period of 19.694 ns.
    W pracy zaprezentowano system klasyfikacji wad tkanin przy użyciu probabilistycznej sieci neuronowej (PNN) i przy zastosowaniu systemu Field Programmable Gate Array (FPGA). PNN pozwala na osiągnięcie dokładności 98 ± 2% dla zbioru danych testowych, podczas gdy system FPGA pozwala na osiągnięcie dokładności około 94 ± 2%. System FPGA pracuje przy częstotliwości 50,777 MHz, co odpowiada 19,694 ns.
    Źródło:
    Fibres & Textiles in Eastern Europe; 2017, 1 (121); 42-48
    1230-3666
    2300-7354
    Pojawia się w:
    Fibres & Textiles in Eastern Europe
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza mikroprogramowanych układów sterujących z identyfikacją wyjść oraz dekoderem funkcji
    Synthesis of compositional microprogram control units with outputs identification and function decoder
    Autorzy:
    Wiśniewski, R.
    Barkalov, A. A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156316.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    dekoder funkcji
    programowalny układ FPGA
    compositional microprogram control unit (CMCU)
    function decoder
    field programmable gate array (FPGA)
    Opis:
    W artykule zaprezentowana zostanie metoda umożliwiająca zmniejszenie liczby wyjść oraz funkcji logicznych modułów wewnętrznych układu sterującego poprzez zastosowanie identyfikacji wyjść łańcuchów bloków operacyjnych. Ponadto wprowadzony zostanie dodatkowy blok dekodera funkcji, który może zostać zrealizowany z wykorzystaniem dedykowanych bloków pamięci, co znacznie pozwala zmniejszyć liczbę elementów logicznych matryc FPGA. Szczegółowe badania przeprowadzone przez autorów potwierdzają skuteczność proponowanej metody. W porównaniu ze standardowym sposobem projektowania układów mikroprogramowanych, rozwiązanie wykorzystujące dekoder funkcji pozwala zmniejszyć liczbę wykorzystanych bloków logicznych średnio o 36%.
    A new synthesis method of compositional microprogram control unit (CMCU) is presented in the article. The method is based on the modification in the traditional solutions. Application of an additional block - function decoder - permits to reduce the number of logic blocks used for implementation of the CMCU on FPGA. All steps required in order to synthesize CMCU with function decoder will be shown. Detailed investigations conducted by authors have shown that the proposed method permits to decrease the FPGA area used for implementation of the control unit up to 36% compared with traditional solutions.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 585-587
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA implementation of logarithmic versions of Baum-Welch and Viterbi algorithms for reduced precision hidden Markov models
    Autorzy:
    Pietras, M.
    Klęsk, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/201874.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    hidden Markov models
    numerical stability
    Viterbi algorithm
    parallel architecture
    field-programmable gate array
    ukryte modele Markowa
    stabilność numeryczna
    Algorytm Viterbiego
    architektura równoległa
    Opis:
    This paper presents a programmable system-on-chip implementation to be used for acceleration of computations within hidden Markov models. The high level synthesis (HLS) and “divide-and-conquer” approaches are presented for parallelization of Baum-Welch and Viterbi algorithms. To avoid arithmetic underflows, all computations are performed within the logarithmic space. Additionally, in order to carry out computations efficiently – i.e. directly in an FPGA system or a processor cache – we postulate to reduce the floating-point representations of HMMs. We state and prove a lemma about the length of numerically unsafe sequences for such reduced precision models. Finally, special attention is devoted to the design of a multiple logarithm and exponent approximation unit (MLEAU). Using associative mapping, this unit allows for simultaneous conversions of multiple values and thereby compensates for computational efforts of logarithmic-space operations. Design evaluation reveals absolute stall delay occurring by multiple hardware conversions to logarithms and to exponents, and furthermore the experiments evaluation reveals HMMs computation boundaries related to their probabilities and floating-point representation. The performance differences at each stage of computation are summarized in performance comparison between hardware acceleration using MLEAU and typical software implementation on an ARM or Intel processor.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2017, 65, 6; 935-946
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC
    Xilinx Virtex-4 - based PLC CPUs development platform
    Autorzy:
    Chmiel, M.
    Mocha, J.
    Hrynkiewicz, E.
    Powiązania:
    https://bibliotekanauki.pl/articles/156701.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    programowalny sterownik logiczny PLC
    jednostka centralna
    przetwarzanie współbieżne
    układy programowalne
    FPGA
    programmable logic controller (PLC)
    central processing unit
    concurrent operation
    FPGA-field programmable gate array
    Opis:
    Artykuł prezentuje koncepcję platformy sprzętowo-programowej umożliwiającej testowanie różnych rozwiązań konstrukcyjnych jednostek centralnych sterowników programowalnych. Platforma do testowania jednostek bazuje na układzie FPGA Virtex-4 oraz opracowanym dedykowanym oprogramowaniu narzędziowym, umożliwiającym testowanie oraz badania właściwości opracowywanych jednostek. Przedstawiono wybrane dwuprocesorowe bitowo-bajtowe jednostki spotykane w literaturze, zorientowane na maksymalnie efektywne wykorzystanie obydwu procesorów. Szczególną uwagę zwrócono na szybkość wykonywania programu sterowania oraz funkcjonalność jednostki.
    To develop fast central processing units (CPUs) of programmable logic controllers (PLC) one can employ the architecture with two processors: a bit and a byte processor. The bit processor shall be responsible for processing the bit variables, while the byte processor shall be meant to deal with the byte (word) variables [1, 2, 3, 4, 5, 6]. In case of the double-processor architecture it is extremely important to synchronize operation of data exchange between the processors. The literature references report various synchronization methods [9, 10, 11, 12] that are described in Section 3. Sections 4 and 5 outline the combined hardware and software platform intended to enable testing and comparison between various architectures of CPUs. The presented solution employs a programmable FPGA module from the Virtex-4 family [7, 8], that are described in Section 2. The newly developed software enables compilation of application programs dedicated for the presented architecture. To develop programs for the presented solution the authors used the assembler-type programming language very similar to STL language that is normally applicable to STL controllers from Siemens [13, 14]. The software developed for PC computers make it possible to define new instructions for processors both on hardware and software levels (Fig. 1). The presented solution takes advantage of components that are typical for FPGA modules, such as BockRAM memory units (Fig. 2). The presented platforms enable further research and development efforts intended to design fast CPUs for programmable logic controllers.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 55-57
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A digital true random number generator implemented in different Xilinx FPGAs
    Cyfrowy generator ciągów losowych zaimplementowany w układach FPGA firmy Xilinx
    Autorzy:
    Matuszewski, Ł.
    Jessa, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154959.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    true random number generator
    ring oscillator
    auxiliary source of randomness
    cryptography
    field programmable gate array (FPGA)
    układy FPGA
    generator losowy
    oscylator pierścieniowy
    kryptografia
    Opis:
    In cryptography we often require sequences of numbers with unpredictable elements. Such sequences cannot be produced by purely deterministic systems. A novel method for producing true randomness and increasing the randomness of a combined TRNG using ring oscillators is described. In this paper we show that the proposed method provides similar results for generators implemented using different technologies offered by Xilinx. Thus, the proposed generator can be implemented in different FPGAs with other elements of a cryptographic system.
    W kryptografii często wymaga się ciągów liczb złożonych z nieprzewidywalnych elementów. Takie sekwencje nie mogą być wytwarzane w systemach czysto deterministycznych. Inżynierowie muszą opracować źródła losowości, których właściwości muszą być ocenione i potwierdzone przez niezależne badania, przynajmniej doświadczalnie. W artykule pokazano, że proponowana metoda wytwarzania losowości jest stabilna pod względem technologicznym. Uzyskano bardzo zbliżone rezultaty dla generatorów losowych zrealizowanych w strukturach FPGA (Field Programmable Gate Array) wykonanych w różnych technologiach jakie oferuje firma Xilinx. W żadnym przypadku nie korzystano z manualnego rozmieszczania elementów w matrycy FPGA, aby uzyskać lepsze rezultaty. Położenie poszczególnych składników zależało tylko od oprogramowania dostarczanego przez producenta. Zatem proponowany generator może być implementowany w różnych układach FPGA razem z innymi elementami systemu kryptograficznego.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 742-744
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja sprzętowa algorytmu MD5 w układach FPGA z użyciem mikroprogramowanego układu sterującego
    Hardware implementation of MD5 algorithm in FPGAs using compositional microprogram control unit
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/155117.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    osadzony blok pamięci
    algorytm MD5
    FPGA
    MD5
    compositional microprogram control unit (CMCU)
    field programmable gate array (FPGA)
    Embedded Memory Block
    Opis:
    W artykule przedstawiona została koncepcja implementacji sprzętowej algorytmu MD5 z wykorzystaniem mikroprogramowanego układu sterującego. Cechą charakterystyczną rozwiązania jest wykorzystanie osadzonych bloków pamięci do realizacji układu sterującego. Przedstawione rozwiązanie jest przeznaczone przede wszystkim do realizacji w układach FPGA. W artykule przedstawione zostały wyniki syntezy kilku wybranych struktur układów mikroprogramowanych. Otrzymane wyniki zostały porównane do typowej realizacji w postaci automatu Moore'a.
    The paper presents an example of application of Compositional Microprogram Control Unit (CMCU) to hardware implementation of MD5 algorithm. The MD5 algorithm is a widely used hash function with a 128-bit hash value. MD5 is used in many security applications, for example to hash passwords in FreeBSD operating system [14]. MD5 is also commonly used to check the integrity of files. MD5 was designed by Ron Rivest in 1991 [10]. Other similar algorithms are SHA [7] and RIPEMD [6]. The hardware implementation of MD5 in FPGAs is usually based on embedded memory blocks (EMB) because the algorithm uses a lot of constants during calculations [8]. In the paper the authors present an alternative solution in which constants are generated by CMCU (Fig. 3) circuit. The CMCU is also based on EMB. It can generate constants for MD5 and also signals for other tasks. The research results show that CMCU requires less hardware amount when compared to traditional Moore FSM (Tab. 1). The results were obtained using Xilinx ISE 12.1 and Xilinx Spartan-3 (xc3s50-5pq208) [13]. The models of control units were generated by the authors' software.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 868-870
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Development of an embedded FPGA-based data acquisition system dedicated to zero power reactor noise experiments
    Autorzy:
    Arkani, M.
    Khalafi, H.
    Vosoughi, N.
    Powiązania:
    https://bibliotekanauki.pl/articles/220709.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    zero power reactor (ZPR) noise
    time interval measurement
    probability distribution function (PDF)
    field programmable gate array (FPGA)
    data acquisition system (DAS)
    nuclear reactor
    neutron detection
    Opis:
    An embedded time interval data acquisition system (DAS) is developed for zero power reactor (ZPR) noise experiments. The system is capable of measuring the correlation or probability distribution of a random process. The design is totally implemented on a single Field Programmable Gate Array (FPGA). The architecture is tested on different FPGA platforms with different speed grades and hardware resources. Generic experimental values for time resolution and inter-event dead time of the system are 2.22 ns and 6.67 ns respectively. The DAS can record around 48-bit x 790 kS/s utilizing its built-in fast memory. The system can measure very long time intervals due to its 48-bit timing structure design. As the architecture can work on a typical FPGA, this is a low cost experimental tool and needs little time to be established. In addition, revisions are easily possible through its reprogramming capability. The performance of the system is checked and verified experimentally.
    Źródło:
    Metrology and Measurement Systems; 2014, 21, 3; 433-446
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    An Efficient Classification of Hyperspectral Remotely Sensed Data Using Support Vector Machine
    Autorzy:
    Mahendra, H. N.
    Mallikarjunaswamy, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/2134051.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    support vector machine
    SVM
    central processing unit
    CPU
    digital signal processor
    DSP
    field programmable gate array
    FPGA
    high level synthesis
    HLS
    hardware description language
    HDL
    Opis:
    This work present an efficient hardware architecture of Support Vector Machine (SVM) for the classification of Hyperspectral remotely sensed data using High Level Synthesis (HLS) method. The high classification time and power consumption in traditional classification of remotely sensed data is the main motivation for this work. Therefore presented work helps to classify the remotely sensed data in real-time and to take immediate action during the natural disaster. An embedded based SVM is designed and implemented on Zynq SoC for classification of hyperspectral images. The data set of remotely sensed data are tested on different platforms and the performance is compared with existing works. Novelty in our proposed work is extend the HLS based FPGA implantation to the onboard classification system in remote sensing. The experimental results for selected data set from different class shows that our architecture on Zynq 7000 implementation generates a delay of 11.26 μs and power consumption of 1.7 Watts, which is extremely better as compared to other Field Programmable Gate Array (FPGA) implementation using Hardware description Language (HDL) and Central Processing Unit (CPU) implementation.
    Źródło:
    International Journal of Electronics and Telecommunications; 2022, 68, 3; 609--617
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wektorowy falownik napięciowy z pomiarem rzeczywistego napięcia wyjściowego
    Voltage Inverter with True Output Voltage Measurement System
    Autorzy:
    Nowak, R.
    Chudzik, P.
    Sobieraj, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/1368427.pdf
    Data publikacji:
    2013
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
    Tematy:
    mikrokontroler z rdzeniem ARM
    układ programowalny FPGA
    falownik tranzystorowy
    modulacja wektorowa
    silnik synchroniczny z magnesami trwałymi
    ARM microcontroller
    field programmable gate array (FPGA)
    transistor inverter
    vector modulation
    PMSM motor
    Opis:
    The paper presents a power converter designed in the Institute of Automatic Control Lodz University of Technology intended for laboratory tests PMSM motors. The main feature of the presented device is the ability to flexibly configure the control unit that contains both the ARM microcontroller core and the reconfigurable FPGA system. Thanks to this solution one has possibility of testing the drive control algorithms intended for use in both the sequential circuits (MCUs), as well as programmable circuits (FPGA). Advantage is the possibility of synergistic implementation of the algorithm, the division between the two currently most widely used computing architectures. Describes the specially designed true output voltage measurement system. This proprietary solution allows not only to reduce the demands on the performance of analog components used in the construction of the measuring circuit, but also significantly relieve the unit of account by the control system. The paper contains a discussion of the assumptions and algorithms design performance. It also provides selected waveforms in typical operating conditions of the system.
    W artykule przedstawiono wektorowy falownik napięciowy zaprojektowany w Instytucie Automatyki Politechniki Łódzkiej przeznaczony do badań laboratoryjnych silników synchronicznych z magnesami trwałymi. Główną cechą prezentowanego urządzenia jest możliwość elastycznej konfiguracji jednostki sterującej wyposażonej zarówno w mikrokontroler z rdzeniem ARM, jak również układ rekonfigurowalny FPGA. Dzięki takiemu rozwiązaniu uzyskano możliwość testowania algorytmów sterowania implementowanych zarówno w układach sekwencyjnych (mikrokontrolery), jak również w układach programowalnych (FPGA). Zaletą urządzenia jest możliwość synergicznego podziału realizacji algorytmu pomiędzy te dwie obecnie najpowszechniej wykorzystywane architektury obliczeniowe. Opisano specjalnie zaprojektowany układ pomiarowy napięcia wyjściowego falownika. To autorskie rozwiązanie pozwala nie tylko zmniejszyć wymagania co do parametrów podzespołów analogowych użytych do budowy toru pomiarowego, ale również w znaczący sposób odciążyć jednostkę obliczeniową układu sterującego. W artykule omówiono przyjęte założenia projektowe oraz algorytmy działania urządzenia. Zamieszczono również wybrane przebiegi w charakterystycznych stanach pracy układu.
    Źródło:
    Maszyny Elektryczne: zeszyty problemowe; 2013, 2, 99; 179-183
    0239-3646
    2084-5618
    Pojawia się w:
    Maszyny Elektryczne: zeszyty problemowe
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reduction in the number of LUT elements for control units with code sharing
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/908135.pdf
    Data publikacji:
    2010
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    mikroprogramowany układ sterujący
    współdzielenie kodów
    układ programowalny
    tablica przeglądowa
    field programmable gate array (FPGA)
    lookup table
    design
    Embedded Memory Block
    compositional microprogram control unit (CMCU)
    code sharing
    operational linear chain
    Opis:
    Two methods are proposed targeted at reduction in the number of look-up table elements in logic circuits of compositional microprogram control units (CMCUs) with code sharing. The methods assume the application of field-programmable gate arrays for the implementation of the combinational part of the CMCU, whereas embedded-memory blocks are used for implementation of its control memory. Both methods are based on the existence of classes of pseudoequivalent operational linear chains in a microprogram to be implemented. Conditions for the application of the proposed methods and examples of design are shown. Results of conducted experiments are given.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2010, 20, 4; 751-761
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie liniowych rejestrów pierścieniowych do testowania połączeń w układach FPGA
    On Application of Ring Linear Feedback Shift Registers to Testing of Interconnects in FPGAs
    Autorzy:
    Hławiczka, A.
    Gucwa, K.
    Garbolino, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/156314.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    liniowy rejestr pierścieniowy
    testowanie połączeń
    lokalizacja uszkodzeń
    identyfikacja uszkodzeń
    sygnatura
    słownik diagnostyczny
    układ FPGA
    ring linear feedback shift register
    interconnect testing
    fault localization
    fault identification
    signature
    fault dictionary
    field programmable gate array (FPGA)
    Opis:
    Praca poświęcona jest dedykowanemu konkretnej aplikacji testowaniu połączeń w układach FPGA. Na czas testowania komórki układu FPGA wchodzące w skład realizowanej aplikacji są przekształcane w elementy układu RL-BIST. Do budowy takiego układu został wybrany pierścieniowy rejestr LFSR, którego n pętli sprzężeń zwrotnych jest w trakcie testowania liniami testowanej magistrali połączeń. Na podstawie sygnatury otrzymanej w układzie RL-BIST stwierdza się czy testowana magistrala połączeń jest sprawna a w oparciu o słownik diagnostyczny można także zlokalizować uszkodzone połączenia oraz zidentyfikować typ uszkodzenia. Skuteczność zaproponowanej metody testowania połączeń w FPGA została poparta obszernymi wynikami eksperymentalnymi.
    Due to rapidly growing complexity of FPGA circuits application-dependent techniques of their testing become more and more often exploited for manufacturing test instead of application'independent methods. In such the case not all but only a part of FPGA resources (i.e. CLBs and interconnects) is a subject of testing - the part that is to be used by the concrete target application. The work is devoted to application-dependent testing of interconnects in FPGA circuits. For the test period the CLBs being the parts of the application are reconfigured so they implement elements (i.e. XOR gates and D-type flip-flops) of a RL-BIST structure based on a ring linear feedback shift register (R-LFSR). FPGA interconnections under test (IUTs) or at least their part are feedback lines of the R-LFSR. The R-LFSR is first initialised with a randomly chosen seed and than run for several clock cycles. Next the final state of the R-LFSR - a signature - is red by an ATE (Automatic Test Equipment). The value of the signature determines whether IUTs are fault free or faulty. Moreover, on the basis of the signature and with the use of a fault dictionary one may localise faulty interconnections in the FPGA and identify types of faults. The FPGA is afterwards reconfigured so the other set of IUTs becomes feedback lines of the R-LFSR. The above procedure is repeated until all FPGA interconnections belonging to the target application are tested. Efficacy of the proposed approach to testing of FPGA interconnects is supported by experimental results.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 594-597
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Mikroprogramowany układ sterujący z współdzieleniem kodów oraz mikroinstrukcjami sterującymi
    Compositional microprogram control unit with code sharing and control microinstructions
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Bieganowski, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/154793.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany układ sterujący
    współdzielenie kodów
    łańcuch bloków operacyjnych
    tabela LUT
    osadzony blok pamięci
    compositional microprogram control unit (CMCU)
    code sharing
    operational linear chain
    field programmable gate array (FPGA)
    lookup table
    design
    Embedded Memory Block
    Opis:
    W artykule przedstawiona została metoda syntezy umożliwiająca zmniejszenie liczby tablic LUT potrzebnych do realizacji układu mikroprogramowanego z współdzieleniem kodów. Metoda jest przeznaczona dla układów FPGA z osadzonymi blokami pamięci. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca z użyciem osadzonych bloków pamięci. Redukcję liczby tablic LUT osiągnięto dzięki wykorzystaniu klas łańcuchów pseudorównoważnych. W artykule przedstawiono przykład zastosowania proponowanej metody oraz rezultaty eksperymentów.
    The paper presents new research results of synthesis of Composi-tional Microprogram Control Unit (CMCU) with Codes Sharing. The method allows reduction of look-up table elements in the combina-tional part of the control unit. The method assumes application of field-programmable gate arrays for implementation of the combinational part, whereas embedded-memory blocks are used for implementation of its control memory. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [16, 18]. The problem of the CU optimisation is still actual in computer science and it solution permits to decrease the cost of the system [17]. The proposed method is oriented on reduction of hardware amount of CMCU addressing circuit by placing codes of classes of pseudoequivalent states in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [4]. The research results show that application of the method to tested control algorithms gives on average 50% decrease in hardware amount when compared to CMCU based structure (Tab. 2). The results were obtained using Xilinx ISE. The models of control units were generated by the authors' software using the control algorithms from [15].
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 780-783
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA implementation of DPWM utility/DG interfaced solar (PV) power converter for green home power supply
    Autorzy:
    Singh, S. N.
    Mishra, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/229942.pdf
    Data publikacji:
    2011
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    direct pulse width modulation (DPWM)
    total harmonic distortion THD
    field SMF: sealed maintenance
    free programmable gate array (FPGA)
    Opis:
    In this paper, utility/DG interfaced DPWM solar (PV) power converter (SPC) has been proposed and developed to meet the growing green energy demand of household applications in a developing country like India. The use of new software based direct PWM strategy (DPWM) in the inverter circuit has resulted in to produce a very near sine-wave, most suitable for various home loads. Simulated results of proposed PWM output wave form and computation of its harmonics content in terms of THD value (upto 5% or even less) using MATLAB software has been reflected in the proposed scheme. The features like an intelligent control action to prevent battery from overcharge or undercharge, higher efficiency (> 90%), generation of grid quality green electricity, sustainability of solar renewable energy sources, cost effective hardware realization with FPGA based VLSI embedded system, shows the superiority of the proposed scheme over conventional power supply systems.
    Źródło:
    Archives of Control Sciences; 2011, 21, 4; 461-469
    1230-2384
    Pojawia się w:
    Archives of Control Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-33 z 33

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies