Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Verilog" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 23
Tytuł:
Reusing Verilog Designs in the Synchronous Language Esterel
Autorzy:
Leuchter, M.
Tyszberowicz, S.
Feldman, Y. A.
Powiązania:
https://bibliotekanauki.pl/articles/384875.pdf
Data publikacji:
2009
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
automatic transformation
synthesizable Verilog
Esterel
Opis:
Verilog is one of the two most popular high-level hardware description languages. Many libraries of useful designs, such as communication protocols and compression algorithms, are available in Verilog. These designs could be useful to designers of real-time and reactive systems if they could be translated into the languages used for such designs. Synchronous languages are particularly useful for describing the control of real-time embedded systems. Their rigorous mathematical semantics allows programmers to develop critical software faster and more reliably Synchronous languages also enable validation and verification of the developed systems. Veriest is an automatic translator that converts synthesizable Verilog designs into the synchronous language Esterel. The translation into a synchronous language can expose hidden flaws in the original design, including subtle race conditions. In addition, the extensive libraries of verified Verilog designs can now be reused in synchronous designs. Verilog and Esterel have different models and features, complicating the translation. For example, Verilog has flexible data types and operators for dealing with data buses of varying widths; it also supports three-state logic, which has no equivalent in languages not meant to describe hardware. Veriest creates functions in the hosting language (usually C) to represent concisely such features of Verilog that are not native to Esterel.
Źródło:
Journal of Automation Mobile Robotics and Intelligent Systems; 2009, 3, 1; 25-29
1897-8649
2080-2145
Pojawia się w:
Journal of Automation Mobile Robotics and Intelligent Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
System w układzie programowalnym z mikrokontrolerem Propeller
System with a Programmable Microcontroller Propeller
Autorzy:
Kardasz, P.
Powiązania:
https://bibliotekanauki.pl/articles/275244.pdf
Data publikacji:
2015
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
FPGA
mikrokontroler
SoPC
HDL
Verilog
microcontroller
Opis:
Artykuł przedstawia system w układzie programowalnym FPGA z mikrokontrolerem P8X32A Propeller. Kod tego mikrokontrolera został opublikowany w sierpniu 2014 r. na otwartej licencji GPL w wersji 3. System, zawierający sterowniki grafiki i dźwięku, a także klawiatury, myszy komputerowej i pamięci masowej, przeznaczony jest do zastosowań związanych z przetwarzaniem sygnałów dźwiękowych. Przedstawiona została struktura zaprojektowanego systemu oraz możliwości jego zastosowań.
The paper presents the system on FPGA programmable chip using the Propeller P8X32A microcontroller. The microcontroller code was published in the August 2014 on the GPL v. 3 open source license. The system contains graphics and sound drivers, as well as the keyboard, mouse, and storage drivers. It is designed for applications involving the processing of audio signals. The paper presents the structure of the designed system and its possible applications.
Źródło:
Pomiary Automatyka Robotyka; 2015, 19, 2; 65-70
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Standardization of the compact model coding: non-fully depleted SOI MOSFET example
Autorzy:
Grabiński, W.
Tomaszewski, D.
Lemaitre, L.
Jakubowski, A.
Powiązania:
https://bibliotekanauki.pl/articles/308862.pdf
Data publikacji:
2005
Wydawca:
Instytut Łączności - Państwowy Instytut Badawczy
Tematy:
Verilog-AMS
compact model coding
SOI MOSFET
Opis:
The initiative to standardize compact (SPICE-like) modelling has recently gained momentum in the semiconductor industry. Some of the important issues of the compact modelling must be addressed, such as accuracy, testing, availability, version control, verification and validation. Most compact models developed in the past did not account for these key issues which are of highest importance when introducing a new compact model to the semiconductor industry in particular going beyond the ITRS roadmap technological 100 nm node. An important application for non-fully depleted SOI technology is high performance microprocessors, other high speed logic chips, as well as analogue RF circuits. The IC design process requires a compact model that describes in detail the electrical characteristics of SOI MOSFET transistors. In this paper a non-fully depleted SOI MOSFET model and its Verilog-AMS description will be presented.
Źródło:
Journal of Telecommunications and Information Technology; 2005, 1; 135-141
1509-4553
1899-8852
Pojawia się w:
Journal of Telecommunications and Information Technology
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza behawioralna sterowników rekonfigurowalnych na podstawie modelu maszyny stanowej UML
Behavioural synthesis of reconfigurable controllers based on UML state machine model
Autorzy:
Bazydło, G.
Powiązania:
https://bibliotekanauki.pl/articles/154177.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
UML
rekonfigurowalny sterownik
Verilog
FPGA
reconfigurable controller
Opis:
W pracy przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem struktu-ralnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych. Wynikiem jest modularny opis modelowanego systemu w języku opisu sprzętu Verilog. Taka specyfikacja tekstowa może być następnie poddana symulacji i syntezie w zewnętrznych systemach.
The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems [9], as well as for business modelling and other non-software, for example reactive, systems [1, 8, 10]. The UML represents a collection of the best engineering practices that have proven successful in modelling large and complex systems [14]. The current version of the language is 2.1.2 [6]. One of the UML diagrams is a state machine diagram that defines a set of concepts that can be used for modelling discrete behavior through finite state transition systems. The paper presents a new design method for reconfigurable logic controllers implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog. The UML state machine diagram is used as an initial behavioural model [5]. It is worth mentioning that state machine diagrams support various features of the modelling systems such as hierarchy and orthogonality [12]. Figure 2 shows a state machine diagram for the exemplary model of two trolleys control process (Fig. 1) [2]. The formal structured design model is based on the hierarchical network of collaborated Finite State Machines [3, 15]. The specification in Verilog can be simulated and synthesized in professional tools, e.g. Active HDL or Xilinx ISE. To verify presented method a special CAD system UML-XML2Verilog was designed. This system allows automating the translation process from UML diagrams (described in XML) to behavioural, synthesized specification in Verilog. As for future research, the use of other diagrams from UML is going to be investigated.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 508-510
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Obsługa wyjątków w maszynie stanowej UML realizowanej w mikrosystemach cyfrowych
Exception handling in a state machine realised as digital microsystems
Autorzy:
Bazydło, G.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/154670.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
UML
sterownik
mikrosystem cyfrowy
Verilog
FPGA
reconfigurable controller
Opis:
W referacie przedstawiono i przedyskutowano zagadnienia związane z modelowaniem obsługi wyjątków opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Specyfikacją końcową jest modularny opis w języku opisu sprzętu Verilog. Zwrócono uwagę na poprawne stosowanie przejść bezwarunkowych oraz wprowadzanie stanów końcowych, pseudostanów historii oraz niejawnych zdarzeń typu completion event. Metoda została poparta stosownymi przykładami.
The paper presents the design methodology and related framework for deriving Verilog descriptions from UML state machine diagrams in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced, which illustrates a case of system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of UML 2.2 state machine diagrams ensures, under the proposed structural design rules, that Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of UML state machine is directly mapped into structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of behavioral model.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 728-731
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Qucs/QucsStudio swept parameter technique for statistical circuit simulation
Autorzy:
Brinson, M. E.
Powiązania:
https://bibliotekanauki.pl/articles/397903.pdf
Data publikacji:
2013
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
QucsStudio
Qucs
statistical circuit simulation
swept parameter lists
Verilog-A compact semiconductor device models
statystyczna symulacja obwodu
Verilog-A
Opis:
Qucs and QucsStudio open source circuit simulators have a wealth of built in swept data features, including facilities for linear and logarithmic scans of simulation variables and for setting component values and device parameters. These simulators also allow semicolon separated lists of numerical values to be used as swept data. This little known feature provides a very flexible mechanism for generating component and device parameter statistical data. An outline of a statistical circuit simulation technique is presented in this paper. The proposed technique can be used with any general purpose circuit simulator equipped with swept data capabilities and as such is suitable for the study of device and circuit performance resulting from variations in device parameters and component values. The operation of the proposed simulation technique is illustrated with the results from an investigation of the statistical performance of a simple MOS current mirror integrated circuit cell, modeled with a speed optimized Verilog-A version of a long channel EPFL_EKV v2.6 MOS transistor model.
Źródło:
International Journal of Microelectronics and Computer Science; 2013, 4, 3; 92-97
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Partial Reconfiguration in the Field of Logic Controllers Design
Autorzy:
Doligalski, M.
Bukowiec, A.
Powiązania:
https://bibliotekanauki.pl/articles/227174.pdf
Data publikacji:
2013
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
HCfgPN
UML state machine diagram
Verilog
logic controller
Opis:
The paper presents method for logic controllers multi context implementation by means of partial reconfiguration. The UML state machine diagram specifies the behaviour of the logic controller. Multi context functionality is specified at the specification level as variants of the composite state. Each composite state, both orthogonal or compositional, describes specific functional requirement of the control process. The functional decomposition provided by composite states is required by the dynamic partial reconfiguration flow. The state machines specified by UML state machine diagrams are transformed into hierarchical configurable Petri nets (HCfgPN). HCfgPN are a Petri nets variant with the direct support of the exceptions handling mechanism. The paper presents placesoriented method for HCfgPN description in Verilog language. In the paper proposed methodology was illustrated by means of simple industrial control process.
Źródło:
International Journal of Electronics and Telecommunications; 2013, 59, 4; 351-356
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wybór sposobów opisu w języku Verilog układów kombinacyjnych przy syntezie automatów skończonych
Choice of combinational circuit specifications in the Verilog language at synthesis of finite state machines
Autorzy:
Salauyou, V.
Zabrocki, Ł.
Powiązania:
https://bibliotekanauki.pl/articles/972133.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy kombinacyjne
automaty skończone
Verilog
combinational circuits
finite state machines
Opis:
Zbadane sposoby opisu układów kombinacyjnych automatów skończonych w języku Verilog, a problem wyboru najlepszego opisu z punktu widzenia kosztów realizacji. Problem został rozwiązany empirycznie. Zaproponowano siedem konstrukcji języka Verilog dla opisu układów kombinacyjnych, z których zostały wybrane dwie najlepsze konstrukcje. Pokazano, że wybór sposobu opisu pozwala zmniejszyć koszt realizacji średnio w 2,71 razy, a dla niektórych przypadków - w 3,40 razy. Praca ma duże znaczenie praktyczne.
In the paper techniques of combinational circuit specifications in the Verilog language at synthesis of finite state machines (FSMs) are examined. The problem of the best specification choice for minimization of an FSM cost is considered. This task was empirically solved by performing a great many experimental researches. There were proposed seven Verilog language constructions for specification of the FSM combinational circuits, four with the statement if and three with the statement case, from which two best constructions were chosen on a basis of the experimental investigations. For different methods of the FSM description the comparison of the maximum and minimum cost of implementation was made. It was shown that the choice of the specification technique allowed reducing the FSM cost by a factor of 2.71 on the average and sometimes even by a factor of 3.40. This approach is of great practical importance, since it allows reducing the FSM realization cost and raising the FSM speed essentially without any special efforts from designers and application of any special synthesis methods.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 763-765
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
ASIC implementation of high efficiency 8-bit 'OctaLynx' RISC microprocessor
Implementacja 8-bitowego mikroprocesora "OctaLynx" typu RISC w układzie ASIC
Autorzy:
Frankiewicz, M.
Gał, R.
Gołda, A.
Brzozowski, I.
Kos, A.
Powiązania:
https://bibliotekanauki.pl/articles/158713.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
Tematy:
mikrokontroler
RISC
ASIC
CMOS
liczniki
USART
SPI
Verilog
microcontroller
imers/Counters
Opis:
The paper presents structure of 8-bit RISC microcontroller with 16-bit address bus called OctaLynx. The processor behavior is described by Verilog hardware description language and was fabricated as ASIC in CMOS LF 0.15 m (1.8 V) technology. Before fabrication FPGA tests were run. The integrated circuit consists of the core and some peripherals (8-bit general purpose input-output ports, timers/counters, USART, SPI).The controller was designed for tests of the dynamic power management systems.
Artykuł prezentuje strukturę 8-bitowego mikrokontrolera typu RISC z 16-bitową magistralą adresową nazwanego OctaLynx. Procesor został zaprojektowany z użyciem języka opisu sprzętu Verilog oraz sfabrykowany jako układ ASIC w technologii CMOS LF 0,15 m (1,8 V). Przed fabrykacją wykonane zostały testy w układzie FPGA. Zbudowany układ scalony składa się z jądra i peryferiów (8-bitowych portów I/O, liczników, SPI, USART). Kontroler przeznaczony jest do testów systemów dynamicznego zarządzania mocą w układzie.
Źródło:
Prace Instytutu Elektrotechniki; 2012, 260; 241-253
0032-6216
Pojawia się w:
Prace Instytutu Elektrotechniki
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Basic 3D graphics processor implemented on small FPGA
Autorzy:
Panek, K.
Flak, B.
Koryciak, S.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/114415.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
Verilog
3D graphic
HDMI
Bresenham’s line
algorithm
perspective projection
Opis:
FPGAs have big computing possibilities and therefore are very popular as dedicated hardware accelerators. A few years ago, FPGAs were expensive and the cheapest ones had very limited capabilities, because of small amount of logic elements and slow internal clocks. Nowadays, cheap development boards are available at a price below 50€ with abilities to transmit even HDMI signals. This paper covers implementation of the soft processor with a 3D graphics coprocessor on the cheapest available FPGA board with HDMI connector, containing only 8k Logic Elements.
Źródło:
Measurement Automation Monitoring; 2018, 64, 1; 8-10
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rapid analysis of very short channel MOSFET performances by using a dynamic simple model
Autorzy:
Rabhi, A.
El`Hadj Bekka, R.
Benhamadouche, A.
Rahmoune, F.
Charlot, J.-J.
Powiązania:
https://bibliotekanauki.pl/articles/398108.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
model tranzystora polowego MOS
MOSFET modeling
BSIM3V3
Verilog-A
Opis:
A simplified MOSFET model is presented in this paper. The performances of the model, UNICELL (Unique Cell Model), are compared to those provided by BSIM3V3 taken as reference, even for very short channel length MOSFET (45 nm). It is shown that using only two UNICELL cells (BICELL) gives a good deal for CAD static and dynamic usage, because of the few number of parameters to be used in comparison to BSIM3. BICELL can also be used for determining internal performance analysis.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 3; 225-228
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Particle Swarm Optimization Algorithm for Leakage Power Reduction in VLSI Circuits
Autorzy:
Leela Rani, V.
Madhavi Latha, M.
Powiązania:
https://bibliotekanauki.pl/articles/225990.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
leakage power
PSO algorithm
genetic algorithm
minimum leakage vector
Verilog-HDL implementation
Opis:
Leakage power is the dominant source of power dissipation in nanometer technology. As per the International Technology Roadmap for Semiconductors (ITRS) static power dominates dynamic power with the advancement in technology. One of the well-known techniques used for leakage reduction is Input Vector Control (IVC). Due to stacking effect in IVC, it gives less leakage for the Minimum Leakage Vector (MLV) applied at inputs of test circuit. This paper introduces Particle Swarm Optimization (PSO) algorithm to the field of VLSI to find minimum leakage vector. Another optimization algorithm called Genetic algorithm (GA) is also implemented to search MLV and compared with PSO in terms of number of iterations. The proposed approach is validated by simulating few test circuits. Both GA and PSO algorithms are implemented in Verilog HDL and the simulations are carried out using Xilinx 9.2i. From the simulation results it is found that PSO based approach is best in finding MLV compared to Genetic based implementation as PSO technique uses less runtime compared to GA. To the best of the author’s knowledge PSO algorithm is used in IVC technique to optimize power for the first time and it is quite successful in searching MLV.
Źródło:
International Journal of Electronics and Telecommunications; 2016, 62, 2; 179-186
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Komparatory hierarchiczne - metody opisu, wyniki syntezy
Hierarchical comparators - description methods, synthesis results
Autorzy:
Salauyou, V.
Gruszewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/153646.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
komparator binarny
język Verilog
komparator o strukturze hierarchicznej
funkcja lpm_compare
struktury CPLD/FPGA
binary comparator
Verilog language
hierarchical comparator
lpm_compare function
CPLD/FPGA structures
Opis:
Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metody opisu komparatorów w postaci piramidalnych struktur hierarchicznych. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny. Badania eksperymentalne wykonano dla komparatorów 64-bitowych w środowisku Quartus II firmy Altera. Przeprowadzone badania wykazały, że istnieją struktury hierarchiczne, które są bardziej efektywne od wbudowanej funkcji lpm_compare pakietu Quartus II. W najlepszym przypadku uzyskano zmniejszenie maksymalnego czasu propagacji o 44%.
The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 2). Section 3 describes the method of building new hierarchical structures of 64-bit comparators. Section 4 presents the results of experimental research. Comparators were built and tested in the Altera Quartus II environment. In the experimental research, the 64-bit hierarchical comparators were compared with the 64-bit comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on three CPLD families (MAX 3000 A, MAX II and MAX V) and two FPGA families (Cyclone III and Arria II GX). Three parameters were compared: implementation cost, maximum propagation delay and overall power dissipation. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. For the MAX 3000 A family, the implemented hierarchical methods of comparator synthesis show the improved results: 32% in the implementation cost, 44% in the maximum propagation delay and 18% in the overall power dissipation. The improved results for Arria II are as follows: 17% in the implementation cost and 26% in the maximum propagation delay.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 498-500
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Verilog-A inductor compact model for the efficient simulation of Class-D VCOs
Autorzy:
Fino, M. H.
Powiązania:
https://bibliotekanauki.pl/articles/397955.pdf
Data publikacji:
2016
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
Verilog-A
RF modeling
tapered Inductor
Class D Oscillator
modelowanie RF
cewka indukcyjna
oscylator
Opis:
This paper presents the use of a Verilog-A compact model for integrated spiral inductors, for the simulation of Class-D CMOS oscillators. The model takes into consideration the geometric parameters characterizing the inductor layout, as well as the technological parameters. The accuracy of the model is checked against simulations with ASITIC simulator and limitations of the model are established. The model is integrated into Cadence environment, offering the designer the possibility to efficiently simulate radio frequency blocks considering the non-idealities of both the inductors and the transistors in nanometric technologies. The particular case for a class-D oscillator is illustrated.
Źródło:
International Journal of Microelectronics and Computer Science; 2016, 7, 3; 114-118
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Verilog-A Compact Semiconductor Device Modelling and Circuit Macromodelling with the QucsStudio-ADMS "Turn-Key" Modelling System
Autorzy:
Brinson, M. E.
Margraf, M.
Powiązania:
https://bibliotekanauki.pl/articles/398029.pdf
Data publikacji:
2012
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
QucsStudio
ADMS
Verilog-A
modelowanie turn-key
compact device modelling
turn-key component modeling
Opis:
The Verilog-A "Analogue Device Model Synthesizer" (ADMS) has in recent years become an established modelling tool for GNU General Public License circuit simulator development. Qucs and ngspice are two examples of open source circuit simulators that employ ADMS for compact semiconductor model construction. This paper presents a "turn- key" compact device modelling and circuit macromodelling system based on ADMS and implemented in the QucsStudio circuit design, simulation and manufacturing environment. A core feature of the new system is a modelling procedure which does not require users to manually patch, by hand, circuit simulator C++ code. At the start of QucsStudio simulation the software automatically detects any changes in Verilog-A model code, re-compiling and dynamically linking the modified code to the body of the QucsStudio cod e. The inherent flexibility of the "turn-key" system encourage s rapid experimentation with analogue and RF compact device models and circuit macromodels. In this paper QucsStudio "turn-key" modelling is illustrated by the design of a single stage RF amplifier circuit and the Harmonic Balance large signal AC simulation of a 50 Ω RF diode switch.
Źródło:
International Journal of Microelectronics and Computer Science; 2012, 3, 1; 32-40
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 23

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies