Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "VLSI" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-15 z 15
    Tytuł:
    Low voltage, high-speed four-quadrant cmos transconductance multiplier
    Niskonapięciowy szybki czteroćwiartkowy trans-konduktancyjny układ mnożący w technologii cmos
    Autorzy:
    Jasielski, J.
    Kuta, S.
    Machowski, W.
    Kołodziejski, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/389872.pdf
    Data publikacji:
    2010
    Wydawca:
    Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
    Tematy:
    analog VLSI
    four-quadrant multiplier
    CMOS
    analogowe układy VLSI
    czteroćwiartkowy układ mnożący
    technologia CMOS
    Opis:
    The paper presents an analog four-quadrant transconductance multiplier designed in CMOS technology, suitable for low voltage and operating at high-speed. The transconductance multiplier with Gilbert-like architecture uses a cascade of a combination of two linear current dividers implemented by means of the differential pairs to produce a linear dependence between the tail current and the two output currents. To adopt the circuit for low voltage, simple current mirrors have been applied to couple the first- and the second stage of the current dividers cascade. High-speed operation is possible thanks to simple architecture of building blocks using RF CMOS transistors with sufficiently large biasing currents. A complete circuits schematic with input driving peripherials, as well as simulation results of entire multiplier have also been presented.
    W artykule zaprezentowano szybki niskonapięciowy czteroćwiartkowy układ mnożący zaprojektowany w technologii CMOS. Architektura układu oparta jest o strukturę typu Gilberta. W układzie zastosowano kaskadowe połączenie dwóch stopni transkonduktancyjnych zrealizowanych w oparciu o pary różnicowe. Aby układ mógł pracować w zakresie niskich napięć zasilających poszczególne stopnie zostały sprzęgnięte przy pomocy prostych luster prądowych. Duża szybkość działania została osiągnięta dzięki prostej architekturze układu oraz zastosowaniu tranzystorów RF pracujących przy odpowiednio dużych wartościach prądów. W pracy zaprezentowano również wejściowe niskonapięciowe bloki pomocnicze oraz wyniki symulacji kompletnego układu mnożącego.
    Źródło:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2010, 13; 115-124
    1899-0088
    Pojawia się w:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    On Transformation of a Logical Circuit to a Circuit with NAND and NOR Gates Only
    Autorzy:
    Baranov, S.
    Karatkevich, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/963932.pdf
    Data publikacji:
    2018
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    logic synthesis
    logic devices
    VLSI
    minimization
    Opis:
    In the paper we consider fast transformation of a multilevel and multioutput circuit with AND, OR and NOT gates into a functionally equivalent circuit with NAND and NOR gates. The task can be solved by replacing AND and OR gates by NAND or NOR gates, which requires in some cases introducing the additional inverters or splitting the gates. In the paper the quick approximation algorithms of the circuit transformation are proposed, minimizing number of the inverters. The presented algorithms allow transformation of any multilevel circuit into a circuit being a combination of NOR gates, NAND gates or both types of universal gates.
    Źródło:
    International Journal of Electronics and Telecommunications; 2018, 64, 3; 373-378
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Investigation of heat transfer in integrated circuits
    Autorzy:
    Frankiewicz, M.
    Gołda, A.
    Kos, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/220533.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    temperature
    heat transfer
    VLSI
    electric analogy
    Opis:
    The paper analyzes the phenomenon of heat transfer and its inertia in solids. The influence of this effect on the operation of an integrated circuit is described. The phenomenon is explained using thermal analogy implemented in the Spice environment by an R-C thermal model. Results from the model are verified by some measurements with a chip designed in CMOS 0.7 μm (5 V) technology. The microcontroller-based measurement system structure and experiment results are described.
    Źródło:
    Metrology and Measurement Systems; 2014, 21, 1; 111-120
    0860-8229
    Pojawia się w:
    Metrology and Measurement Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Overheat protection circuit for high frequency processors
    Autorzy:
    Frankiewicz, M.
    Kos, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/200992.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    PTAT
    overheat
    CMOS
    VLSI
    full-custom design
    Opis:
    The paper describes design and structure of the overheat protection circuit based on the PTAT sensors. The digital core of the system is driven by a 3-bit information generated by the structure. As a result, behaviour of the core differs for each temperature. The circuit was designed in LF CMOS 0.15 ěm technology using full-custom technique. The presented paper focuses especially on the structure of the overheat protection circuit and simulations results of the functional blocks of the system. Layout and some parameters of the circuit are also considered.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2012, 60, 1; 55-59
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Algorithms for packing soft blocks of VLSI systems
    Autorzy:
    Iwaniec, M.
    Janiak, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/384713.pdf
    Data publikacji:
    2013
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    soft-blocks
    hard-blocks
    VLSI
    packing problem
    Opis:
    This paper contains a review of literature concerning the packing of hard-blocks (of fixed dimensions) and soft-blocks (of fixed area – changeable within specified constraints). These considerations are applicable to the designing of large scale integration chips. In order to solve the problem of packing soft-blocks, three algorithms are introduced and compared: simulated annealing, heuristic constructional algorithm based on five operations to improve packing quality and the algorithm which combines two previous algorithms. Experiments were conducted to compare these algorithms to the best from the literature.
    Źródło:
    Journal of Automation Mobile Robotics and Intelligent Systems; 2013, 7, 3; 37-42
    1897-8649
    2080-2145
    Pojawia się w:
    Journal of Automation Mobile Robotics and Intelligent Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A Hardware-Efficient Structure of Complex Numbers Divider
    Autorzy:
    Cariow, A.
    Cariowa, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/114589.pdf
    Data publikacji:
    2017
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    complex-number divider
    hardware complexity reduction
    VLSI implementation
    Opis:
    In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
    Źródło:
    Measurement Automation Monitoring; 2017, 63, 6; 212-213
    2450-2855
    Pojawia się w:
    Measurement Automation Monitoring
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Effective lattice structures for separable two-dimensional orthogonal wavelet transforms
    Autorzy:
    Puchala, Dariusz
    Powiązania:
    https://bibliotekanauki.pl/articles/2173687.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    two-dimensional orthogonal discrete wavelet transform
    lattice structures
    image processing
    VLSI circuits
    dwuwymiarowa ortogonalna dyskretna transformata falkowa
    struktury kratowe
    przetwarzanie obrazu
    obwód VLSI
    Opis:
    Discrete two-dimensional orthogonal wavelet transforms find applications in many areas of analysis and processing of digital images. In a typical scenario the separability of two-dimensional wavelet transforms is assumed and all calculations follow the row-column approach using one-dimensional transforms. For the calculation of one-dimensional transforms the lattice structures, which can be characterized by high computational efficiency and non-redundant parametrization, are often used. In this paper we show that the row-column approach can be excessive in the number of multiplications and rotations. Moreover, we propose the novel approach based on natively two-dimensional base operators which allows for significant reduction in the number of elementary operations, i.e., more than twofold reduction in the number of multiplications and fourfold reduction of rotations. The additional computational costs that arise instead include an increase in the number of additions, and introduction of bit-shift operations. It should be noted, that such operations are significantly less demanding in hardware realizations than multiplications and rotations. The performed experimental analysis proves the practical effectiveness of the proposed approach.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2022, 70, 3; art. no. e141005
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Fast Low Voltage Analog Four-Quadrant Multipliers Based on CMOS Inverters
    Autorzy:
    Machowski, W.
    Kuta, S.
    Jasielski, J.
    Kołodziejski, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/226683.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog VLSI
    four-quadrant multiplier
    CMOS circuits
    low voltage circuits
    Opis:
    The paper presents quarter-square analog four-quadrant multipliers, based on proprietary architecture using four CMOS inverters. The most important upgrade on already published own circuit implementation is the use of the same inverter "core" of the circuit with completely redesigned auxiliary and steering blocks. Two variants of new driving peripherals are considered: one with differential pair, the second with CMOS inverters. The proposed circuit solutions are suitable for RF applications in communication systems due to simple architecture comprising building blocks with RF CMOS transistors having sufficiently large biasing currents. Postlayout simulation results done on the basis of 180nm CMOS UMC Foundry Design Kit are also presented.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 4; 381-386
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Binary neural networks for N-queens problems and their VLSI implementations
    Autorzy:
    Funabiki, N.
    Kurokawa, T.
    Ohta, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/205704.pdf
    Data publikacji:
    2002
    Wydawca:
    Polska Akademia Nauk. Instytut Badań Systemowych PAN
    Tematy:
    algorytm
    binarna sieć neuronowa
    N-queens problem
    optymalizacja kombinatoryczna
    problem n-hetmanów
    projekt VLSI
    binary neural network
    combinatorial optimization
    NP-hard
    VLSI design
    algorithm
    Opis:
    Combinatorial optimization problems compose an important class of matliematical problems that include a variety of practical applications, such as VLSI design automation, communication network design and control, job scheduling, games, and genome informatics. These problems usually have a large number of variables to be solved. For example, problems for VLSI design automation require several million variables. Besides, thieir computational complexity is often intractable due to NP-hardness. Neural networks have provided elegant solutions as approximation algorithms to these hard problems due to their natural parallelism and their affinity to hardware realization. Particularly, binary neural networks have great potential to conform to current digital VLSI design technology, because any state and parameter in binary neural networks are expressed in a discrete fashion. This paper presents our studies on binary neural networks to the N-queens problem, and the three different approaches to VLSI implementations focusing on the efficient realization of the synaptic connection networks. Reconfigurable devices such as CPLDs and FPGAs contribute the realization of a scalable architecture with the ultra high speed of computation. Based on the proposed architecture, more than several thousands of binary neurons can be realized on one FPGA chip.
    Źródło:
    Control and Cybernetics; 2002, 31, 2; 271-296
    0324-8569
    Pojawia się w:
    Control and Cybernetics
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A power-balanced sequential element for the delay-based dual-rail precharge logic style
    Autorzy:
    Bongiovanni, S
    Olivieri, M
    Scotti, G.
    Trifiletti, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/397742.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    cryptography
    delay-based dual-rail precharge logic
    DDPL
    dynamic flip-flop
    dual-rail precharge logic
    power analysis
    PA
    power-balanced circuits
    sense amplifier-based logic
    SABL
    VLSI design
    VLSI
    kryptografia
    przerzutnik dynamiczny
    analiza energetyczna
    Opis:
    Delay-based Dual-rail Pre-charge Logic (DDPL) is a logic style introduced with the aim of hiding power consumption in cryptographic circuits when a Power Analysis (PA) attack is mounted. Its particular data encoding allows to make the adsorbed current constant for each data input combination, irrespective of capacitive load conditions. The purpose is to break the link between dynamic power and data statistics and preventing power analysis. In this work we present a novel implementation of a dynamic differential master-slave flip-flop which is compatible with the DDPL data encoding. Efforts were made in order to design a completely dynamic master-slave architecture which does not require a conversion of the signals from dynamic to static domain. Moreover we show that the area occupied is also reduced due to a compact differential layout. Simulations performed using a 65nm-CMOS process showed that the proposed circuit exhibits good performance in terms of NED (Normalized Energy Deviation) and CV (Coefficient of Variation) of the current samples as required in transistor level countermeasures against power analysis, and it outperforms other previously published DPA-resistant flip-flops in the real case of unbalanced load conditions.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 4; 129-141
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hierarchical residue number systems with small moduli and simple converters
    Autorzy:
    Tomczak, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/907828.pdf
    Data publikacji:
    2011
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    arytmetyka cyfrowa
    układ cyfrowy
    resztowy system liczbowy
    digital arithmetic
    digital circuits
    residue number system
    VLSI
    Opis:
    In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2011, 21, 1; 173-192
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Test Procedures for Synchronized Oscillators Network CMOS VLSI Chip
    Autorzy:
    Kowalski, J.
    Strzelecki, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/226984.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    neural networks chip testing
    synchronized oscillator network
    parallel image segmentation
    analog-digital VLSI CMOS implementation
    Opis:
    The paper presents test procedures designed for application - specific integrated circuit (ASIC) CMOS VLSI chip prototype that implements a synchronized oscillator neural network with a matrix size of 32×32 for object detecting in binary images. Networks of synchronized oscillators are recently developed tool for image segmentation and analysis. This paper briefly introduces synchronized oscillators network. Basic chip analog building blocks with their test procedures and measurements results are presented. In order to do measurements, special basic building blocks test structures have been implemented in the chip. It let compare Spectre simulateions results to measurements results. Moreover, basic chip analog building blocks measurements give precious information about their imperfections caused by MOS transistor mismatch. This information is very usable during design and improvement of a special setup for chip functional tests. Improvement of the setup is a digitally assisted analog technique. It is an original idea of oscillators tuning procedure used during chip prototype testing. Such setup, oscillators tuning procedure and segmentation of sample binary images are presented.
    Źródło:
    International Journal of Electronics and Telecommunications; 2015, 61, 1; 101-107
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    System pomiarowy do wielokanałowej rejestracji sygnałów neuronowych metodą in vivo
    Measuring system for in vivo multichannel neural signals recording
    Autorzy:
    Rauza, J.
    Żołądź, M.
    Kmon, P.
    Gryboś, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/407996.pdf
    Data publikacji:
    2012
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    pomiary neurobiologiczne
    wielokanałowe systemy pomiarowe
    zintegrowane układy scalone
    VLSI
    matryce mikroelektrod
    neural recording
    multipoint recording systems
    integrated circuits
    microelectrodes array
    Opis:
    W pracy opisano system przeznaczony do rejestracji sygnałów neuronowych mózgu zwierzęcia znajdującego się pod narkozą. System pozwala na jednoczesny pomiar sygnałów z 64 kanałów za pośrednictwem ostrzowej matrycy elektrod. Składa się on z dedykowanego układu scalonego do wzmacniania i filtracji sygnałów, układów zasilających oraz układu kontrolnego. Do akwizycji danych wykorzystywany jest komputer typu PXI (ang. Peripheral Component Interconnect eXtensions for Instrumentation). Wstępne testy przeprowadzone przy pomocy sygnałów imitujących potencjały czynnościowe podanych za pośrednictwem elektrod i płynu fizjologicznego potwierdzają poprawne działanie systemu.
    This paper describes a system for recording neural signals from the brain of the animal under anesthesia. The system allows for simultaneous measurement of signals from 64 points by means of penetrating microelectrode matrix. It consists of dedicate integrated circuit for signal amplification and filtering, power supply module and control module. Dedicated data acquisition is peiformed using PXI (Peripheral Component Interconnect eXtensions for Instrumentation) computer and a custom application. Preliminary tests conducted with action potentials simulating signals provided through the electrodes and saline show that the system operates properly.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2012, 3; 51-53
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    System do wielokanałowej rejestracji in vitro potencjałów polowych i czynnościowych z wykorzystaniem płaskiej matrycy mikroelektrod
    A system for in vitro multichannel recording of field and action potentials using planar array of microelectrodes
    Autorzy:
    Żołądź, M.
    Kmon, P.
    Rauza, J.
    Gryboś, P.
    Kowalczyk, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/154839.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    pomiary neurobiologiczne
    wielokanałowe systemy pomiarowe
    zintegrowane układy scalone
    VLSI
    matryce mikroelektrod
    neural recording
    multipoint recording systems
    integrated circuits
    microelectrodes array
    Opis:
    Jednoczesna wielopunktowa rejestracja potencjałów czynnościowych i polowych jest kluczem do zrozumienia mechanizmów działania mózgu [1]. Postęp w technologiach mikroobróbki oraz produkcji układów scalonych o dużym stopniu integracji pozwoliły na budowę systemów umożliwiających rejestrację aktywności mózgu z kilkuset punktów. W pracy zaprezentowano system pomiarowy do rejestracji in vitro sygnałów neuronowych przy pomocy płaskiej matrycy elektrod ostrzowych o rozmiarze 16 na 16 elektrod.
    Simultaneous multi-point recording of activity of living neural networks is the key to understanding the mechanisms of the brain operation [1]. Advances in micromachining technology and production of integrated circuits with a high degree of integration made it possible to build systems capable of recording brain activity of electrode arrays containing up to several hundred points [2]. Neural signal recording methods can be divided into in vivo and in vitro. In vivo method consists in introducing the electrode into the brain through a hole in the skull The animal under anesthesia may be mounted in the holder (acute neural recording) or canmove freely (chronic neural recording). In the in vitro method previously extracted piece of brain tissue is arranged on a matrix of electrodes (Fig. 2) placed in a container of liquid with a suitable composition and temperature. The in vitro method allows direct injection of chemicals and is more accurate than the method for in vivo determination of the signal origin. The paper presents a system for in vitro recording of neural signals by using a planar array of 256 electrodes (16x16). The system consists of a life-support system (temperature, nutrient fluid) (Fig. 3) and a recording system. The recording system is based on a specially designed integrated circuit fabricated in CMOS 0.18 žm technology [4]. Initial tests confirmed that the system is capable of recording both field and action potentials.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 4, 4; 355-357
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Using intelligent programming paradigm in CAD systems
    Wykorzystanie paradygmatu programowania inteligentnego w systemach projektowania wspomaganego komputerowo
    Autorzy:
    Rogoza, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/972190.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    symulacja adaptacyjna
    samoorganizacja
    systemy projektowania wspomaganego komputerowo
    projektowanie układów scalonych o dużym stopniu scalenia
    adaptive simulation
    self-organization
    CAD system
    VLSI design
    Opis:
    The intelligent programming paradigm is considered as a concept that combines two basic properties of a sophisticated software, namely: adaptive tuning and evolutionary self-organization. Such properties can be realized at the algorithmic level using object-oriented programming languages.
    Paradygmat programowania inteligentnego jest rozpatrywany jako koncepcja, która łączy w sobie dwie zasadnicze własności skomplikowanego oprogramowania, mianowicie: adaptacyjne dostrajanie modeli i ich samoorganizacja ewolucyjna. W artykule pokazano, że omówione właściwości mogą być realizowane z wykorzystaniem specjalnych algorytmów syntezy modeli składników obiektów ulegających symulacji oraz paradygmatu programowania obiektowego.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 10, 10; 847-850
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-15 z 15

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies