Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Hardware" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Podbaza

Wyrównaj
Wyświetlanie 1-15 z 157
Tytuł:
A Graphical Modelling Editor for STARSoC Design Flow Tool Based on Model Driven Engineering Approach
Autorzy:
Kerkouche, E.
Bourennane, E. B.
Chaoui, A.
Powiązania:
https://bibliotekanauki.pl/articles/953066.pdf
Data publikacji:
2018
Wydawca:
Politechnika Wrocławska. Oficyna Wydawnicza Politechniki Wrocławskiej
Tematy:
embedded systems
hardware-software codesign
STARSoC tool
UML
model driven engineering
Eclipse modelling project
Opis:
Background : Due to the increasing complexity of embedded systems, system designers use higher levels of abstraction in order to model and analyse system performances. STARSoC (Synthesis Tool for Adaptive and Reconfigurable System-on-Chip) is a tool for hardware/software co-design and the synthesis of System-on-Chip (SoC) starting from a high level model using the StreamsC textual language. The process behaviour is described in the C syntax language, whereas the architecture is defined with a small set of annotation directives. Therefore, these specifications bring together a large number of details which increase their complexity. However, graphical modelling is better suited for visualizing system architecture. Objectives : In this paper, the authors propose a graphical modelling editor for STARSoC design tool which allows models to be constructed quickly and legibly. Its intent is to assist designers in building their models in terms of the UML Component-like Diagram, and in the automatic translation of the drawn model into StreamsC specification. Methods : To achieve this goal, the Model-Driven Engineering (MDE) approach and well-known frameworks and tools on the Eclipse platform were employed. Conclusion : Our results indicate that the use of the Model-Driven Engineering (MDE) approach reduces the complexity of embedded system design, and it is sufficiently flexible to incorporate new design needs.
Źródło:
e-Informatica Software Engineering Journal; 2018, 12, 1; 9-26
1897-7979
Pojawia się w:
e-Informatica Software Engineering Journal
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Hardware-Efficient Structure of Complex Numbers Divider
Autorzy:
Cariow, A.
Cariowa, G.
Powiązania:
https://bibliotekanauki.pl/articles/114589.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
complex-number divider
hardware complexity reduction
VLSI implementation
Opis:
In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 212-213
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Low Power and High Performance Hardware Design for Automatic Epilepsy Seizure Detection
Autorzy:
Rafiammal, S. Syed
Najumnissa, D.
Anuradha, G.
Mohideen, S. Kaja
Jawahar, P. K.
Mutalib, Syed Abdul
Powiązania:
https://bibliotekanauki.pl/articles/963923.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
epilepsy detection
system on chip
implementation
Quadrature Linear Discriminant Analysis
hardware design
seizure detection
Opis:
An application specific integrated design using Quadrature Linear Discriminant Analysis is proposed for automatic detection of normal and epilepsy seizure signals from EEG recordings in epilepsy patients. Five statistical parameters are extracted to form the feature vector for training of the classifier. The statistical parameters are Standardised Moment, Co-efficient of Variance, Range, Root Mean Square Value and Energy. The Intellectual Property Core performs the process of filtering, segmentation, extraction of statistical features and classification of epilepsy seizure and normal signals. The design is implemented in Zynq 7000 Zc706 SoC with average accuracy of 99%, Specificity of 100%, F1 score of 0.99, Sensitivity of 98% and Precision of 100 % with error rate of 0.0013/hr., which is approximately zero false detection.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 4; 707-712
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Methodological Proposal for Implementing Interval Type-2 Fuzzy Processors Over Digital Signal Controllers
Autorzy:
Forero, L. L.
Melgarejo, M.
Powiązania:
https://bibliotekanauki.pl/articles/108748.pdf
Data publikacji:
2010
Wydawca:
Społeczna Akademia Nauk w Łodzi
Tematy:
fuzzy logic
Type-2 fuzzy systems
Fuzzy hardware
embedded systems
Opis:
This article presents a methodological proposal for implementing interval type-2 fuzzy processors over digital signal controller technology. We describe the main considerations that a practitioner or an engineer should follow when implementing an interval type-2 fuzzy system over an embedded processor. These considerations guide the implementation study of eight interval type-2 fuzzy processors, which are fully characterized and tested. Results show that by combining fast computing strategies and technologies like digital signal controllers, the inference time of an embedded type-2 fuzzy processor can be set to hundreds of microseconds.
Źródło:
Journal of Applied Computer Science Methods; 2010, 2 No. 1; 61-81
1689-9636
Pojawia się w:
Journal of Applied Computer Science Methods
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Mobile Mini-Robot Architecture for Research, Education and Popularization of Science
Autorzy:
Pedre, S.
De Cristóforis, P.
Caccavelli, J.
Stoliar, A.
Powiązania:
https://bibliotekanauki.pl/articles/108684.pdf
Data publikacji:
2010
Wydawca:
Społeczna Akademia Nauk w Łodzi
Tematy:
mobile minirobot
reconfigurable hardware architecture
interrupt based software architecture
research and education robot platform
Opis:
Mobile mini-robots are commonly used for research, education and popularization of science. Often, commercially available mini-robots don't quite fit the characteristics needed for a particular task, and are difficult to adapt since they have proprietary software and hardware. Moreover, they are often quite expensive. In this work we present a relatively low-cost, reconfigurable robot equipped with a wide variety of sensors and enough processing power to allow the on-board execution of intelligent algorithms. We present the complete hardware architecture, and a modularized software architecture that makes full use of hardware interruptions and software processes to have a perfectly timed control of the robot. All these characteristics make the new mobile mini robot ExaBot a very malleable, multi task mini-robot.
Źródło:
Journal of Applied Computer Science Methods; 2010, 2 No. 1; 41-59
1689-9636
Pojawia się w:
Journal of Applied Computer Science Methods
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
Równoległy sprzętowo zorientowany algorytm mnożenia macierzy stałych przez wektor ze zredukowaną złożonością multiplikatywną
Autorzy:
Cariow, A.
Cariow, G.
Powiązania:
https://bibliotekanauki.pl/articles/156257.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
constant coefficient matrix-vector multiplier
hardware complexity reduction
FPGA implementation
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
Opis:
This paper presents the algorithmic aspects of organization of a lowcomplexity fully parallel processor unit for constant matrix-vector products computing. To reduce the hardware complexity (number of twooperand multipliers), we exploit the Winograd’s inner product calculation approach. We show that by using this approach, the computational process of calculating the constant matrix-vector product can be structured so that it eventually requires fewer multipliers than the direct implementation of matrix-vector multiplication.
W pracy został przedstawiony sprzętowo-zorientowany algorytm wyznaczania iloczynu wektora przez macierz stałych. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego N2 układów mnożących proponowana równoległa struktura wymaga tylko N(M+1)/2 takich układów. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja liczby tych układów podczas projektowania dedykowanych układów obliczeniowych jest sprawą nadrzędną. Idea syntezy algorytmu oparta jest na wykorzystaniu do wyznaczania cząstkowych iloczynów skalarnych metody S. Winograda. Zaprezentowany w artykule algorytm może być z powodzeniem zastosowany do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowany w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 510-512
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A photovoltaic source I/U model suitable for hardware in the loop application
Autorzy:
Stala, R.
Penczek, A.
Mondzik, A.
Stawiarski, Ł.
Powiązania:
https://bibliotekanauki.pl/articles/140478.pdf
Data publikacji:
2017
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
Photovoltaic characteristic
PV array
PV simulations
mathematical modeling
hardware in the loop (HIL)
Opis:
This paper presents a novel, low-complexity method of simulating PV source characteristics suitable for real-time modeling and hardware implementation. The application of the suitable model of the PV source as well as the model of all the PV system components in a real-time hardware gives a safe, fast and low cost method of testing PV systems. The paper demonstrates the concept of the PV array model and the hardware implementation in FPGAs of the system which combines two PV arrays. The obtained results confirm that the proposed model is of low complexity and can be suitable for hardware in the loop (HIL) tests of the complex PV system control, with various arrays operating under different conditions.
Źródło:
Archives of Electrical Engineering; 2017, 66, 4; 773-786
1427-4221
2300-2506
Pojawia się w:
Archives of Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Precise and High Speed Charge-Pump PLL Model Based on SystemC/SystemC-AMS
Autorzy:
Ma, K.
Van Leuken, R.
Vidojkovic, M.
Romme, J.
Rampu, S.
Pflug, H.
Huang, L.
Dolmans, G.
Powiązania:
https://bibliotekanauki.pl/articles/227120.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
SystemC/SystemC-AMS
phase locked loop PLL
radio frequency
mixed-signal modeling
hardware description language
Opis:
The Phase Locked Loop (PLL) has become an important part of electrical systems. When designing a PLL, an efficient and reliable simulation platform for system evaluation is needed. However, the closed loop simulation of a PLL is time consuming. To address this problem, in this paper, a new PLL model containing both digital and analog parts based on SystemC/SystemC-AMS (BETA version) is presented. Many imperfections such as Voltage Control Oscillator (VCO) noise or reference jitter are included in this model. By comparing with the Matlab model, the SystemC/SystemC-AMS model can dramatically reduce simulation time. Also, by comparing with Analog Devices ADI SimPLL simulation results, Cadence simulation results and real measurement results, the accuracy of the SystemC/SystemC-AMS model is demonstrated. The paper shows the feasibility of a unified design environment for mixed-signal modelling based on SystemC/SystemC-AMS in order to reduce the cost and design time of electrical systems.
Źródło:
International Journal of Electronics and Telecommunications; 2012, 58, 3; 225-232
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized structure of processing unit to multiply 3x3 matrices
Zracjonalizowana struktura jednostki procesorowej do mnożenia macierzy trzeciego stopnia
Autorzy:
Cariow, A.
Sysło, W.
Cariowa, G.
Gliszczyński, M.
Powiązania:
https://bibliotekanauki.pl/articles/156551.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
matrix multiplier
hardware complexity reduction
FPGA implementation
Opis:
This paper presents a high-speed parallel 3x3 matrix multiplier structure. To reduce the hardware complexity of the multiplier structure, we propose to modify the Makarov's algorithm for 3?3 by 3?3 matrix multiplication. The process of matrix product calculation is successively decomposed so that a minimal set of multipliers and fewer adders are used to generate partial results which are combined to generate the final results. Thus, our proposed modification reduces the number of adders compared to the direct implementation of the Makarov's algorithm, and takes advantage of parallelism of calculation offered by field-programmable gate arrays (FPGA's).
W pracy została przedstawiona struktura jednostki procesorowej do wyznaczania iloczynu dwóch macierzy trzeciego stopnia. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego 27 układów mnożących proponowana równoległa struktura wymaga tylko 22 układa mnożących. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja układów mnożących przy projektowaniu mikroelektronicznych jednostek procesorowych jest sprawą nadrzędną. Zasada budowy proponowanej jednostki oparta jest na realizacji autorskiej modyfikacji metody Makarova, z tym, że implementacja naszej modyfikacji wymaga o 38 sumatorów mniej niż implementacja metody Makarova. Zaproponowana struktura może bycz z powodzeniem zastosowana do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowana w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 677-680
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Accelerator Infrastructure in Europe EuCARD 2011
Autorzy:
Romaniuk, R. S.
Powiązania:
https://bibliotekanauki.pl/articles/226312.pdf
Data publikacji:
2011
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
electronics and photonics for high energy physics experiments
free electron laser
distributed measurement and control systems
precise timing distribution systems of large space extent
advanced electronic systems
integration of hardware and software
Opis:
The paper presents a digest of the research results in the domain of accelerator science and technology in Europe, shown during the annual meeting of the EuCARD - European Coordination of Accelerator Research and Development. The conference concerns building of the research infrastructure, including in this advanced photonic and electronic systems for servicing large high energy physics experiments. There are debated a few basic groups of such systems like: measurement - control networks of large geometrical extent, multichannel systems for large amounts of metrological data acquisition, precision photonic networks of reference time, frequency and phase distribution.
Źródło:
International Journal of Electronics and Telecommunications; 2011, 57, 3; 413-419
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Accelerator Science and Technology in Europe EuCARD 2012
Autorzy:
Romaniuk, R. S.
Powiązania:
https://bibliotekanauki.pl/articles/226418.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
electronics and photonics for high energy physics experiments
free electron laser
advanced electronic systems
integration of hardware and software
nuclear electronics
Opis:
Accelerator science and technology is one of a key enablers of the developments in the particle physics, photon physics, electronics and photonics, also applications in medicine and industry. The paper presents a digest of the research results in accelerators in Europe, shown during the third annual meeting of the EuCARD - European Coordination of Accelerator Research and Development. EuCARD concerns building of research infrastructure, including advanced photonic and electronic systems for servicing large high energy physics experiments. There are debated a few basic groups of such systems like: measurement - control networks of large extent, multichannel systems for metrological data acquisition, precision photonic networks for reference time distribution.
Źródło:
International Journal of Electronics and Telecommunications; 2012, 58, 4; 327-334
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Adaptive and Evolvable Hardware and Systems: The State of the Art and the Prospectus for Future Development
Autorzy:
Negoita, M. G.
Sekanina, L.
Stoica, A.
Powiązania:
https://bibliotekanauki.pl/articles/385007.pdf
Data publikacji:
2009
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
Evolvable Hardware (EHW)
evolutionary design
reconfigurable hardware
FieldProgrammable Analogue Arrays (FPAA)
Opis:
This paper is an overview on the Evolvable Hardware (EHW) - the exciting and rapidly expanding industrial application area of the Evolutionary Computing (EC), of the Genetic Algorithms especially. The content of the work has the following structure: the first part includes generalities on industrial applications of EC, and the importance of EHW in this frame; the second part presents the outstanding technological support making possible the implementation of system adaptation in hardware. Different kind of programmable circuits arrays are introduced. The third part tackles the most known EC based methods for EHW implementation; the fourth part deals with some concrete elements of the EHW design, including the current limits in evolutionary design of digital circuits. The last part is focused on some concluding remarks with regard to future perspectives of the area. A list of references used in this work was inserted at the end.
Źródło:
Journal of Automation Mobile Robotics and Intelligent Systems; 2009, 3, 2; 70-75
1897-8649
2080-2145
Pojawia się w:
Journal of Automation Mobile Robotics and Intelligent Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An Efficient Classification of Hyperspectral Remotely Sensed Data Using Support Vector Machine
Autorzy:
Mahendra, H. N.
Mallikarjunaswamy, S.
Powiązania:
https://bibliotekanauki.pl/articles/2134051.pdf
Data publikacji:
2022
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
support vector machine
SVM
central processing unit
CPU
digital signal processor
DSP
field programmable gate array
FPGA
high level synthesis
HLS
hardware description language
HDL
Opis:
This work present an efficient hardware architecture of Support Vector Machine (SVM) for the classification of Hyperspectral remotely sensed data using High Level Synthesis (HLS) method. The high classification time and power consumption in traditional classification of remotely sensed data is the main motivation for this work. Therefore presented work helps to classify the remotely sensed data in real-time and to take immediate action during the natural disaster. An embedded based SVM is designed and implemented on Zynq SoC for classification of hyperspectral images. The data set of remotely sensed data are tested on different platforms and the performance is compared with existing works. Novelty in our proposed work is extend the HLS based FPGA implantation to the onboard classification system in remote sensing. The experimental results for selected data set from different class shows that our architecture on Zynq 7000 implementation generates a delay of 11.26 μs and power consumption of 1.7 Watts, which is extremely better as compared to other Field Programmable Gate Array (FPGA) implementation using Hardware description Language (HDL) and Central Processing Unit (CPU) implementation.
Źródło:
International Journal of Electronics and Telecommunications; 2022, 68, 3; 609--617
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An Enhanced Run-Length Encoding Compression Method for Telemetry Data
Autorzy:
Shan, Y.
Ren, Y.
Zhen, G.
Wang, K.
Powiązania:
https://bibliotekanauki.pl/articles/221755.pdf
Data publikacji:
2017
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
multichannel acquisition system
high compression performance
run-length encoding with error parameter
oversampling
hardware implementation
Opis:
The telemetry data are essential in evaluating the performance of aircraft and diagnosing its failures. This work combines the oversampling technology with the run-length encoding compression algorithm with an error factor to further enhance the compression performance of telemetry data in a multichannel acquisition system. Compression of telemetry data is carried out with the use of FPGAs. In the experiments there are used pulse signals and vibration signals. The proposed method is compared with two existing methods. The experimental results indicate that the compression ratio, precision, and distortion degree of the telemetry data are improved significantly compared with those obtained by the existing methods. The implementation and measurement of the proposed telemetry data compression method show its effectiveness when used in a high-precision high-capacity multichannel acquisition system.
Źródło:
Metrology and Measurement Systems; 2017, 24, 3; 551-562
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An FPGA-oriented fully parallel algorithm for multiplying dual quaternions
Autorzy:
Cariow, A.
Cariowa, G.
Witczak, M.
Powiązania:
https://bibliotekanauki.pl/articles/114212.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dual quaternion product
fast algorithms
hardware complexity reduction
FPGA
Opis:
This paper presents a low multiplicative complexity fully parallel algorithm for multiplying two dual quaternions. The “pen-and-paper” multiplication of two dual quaternions requires 64 real multiplications and 56 real additions. More effective solutions still do not exist. We show how to compute a product of two dual quaternions with 24 real multiplications and 64 real additions. During synthesis of the discussed algorithm we use the fact that the product of two dual quaternions can be represented as a matrix–vector product. The matrix multiplicand that participates in the product calculating has unique structural properties that allow performing its advantageous factorization. Namely this factorization leads to significant reducing of the multiplicative complexity of dual quaternion multiplication. We show that by using this approach, the computational process of calculating dual quaternion product can be structured so that eventually requires only half the number of multipliers compared to the direct implementation of matrix-vector multiplication.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 370-372
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 157

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies