Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Comparator" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 25
Tytuł:
Current mode sigma-delta modulator designed with the help of transistor’s size optimization tool
Autorzy:
Śniatała, P.
Naumowicz, M.
Handkiewicz, A.
Szczęsny, S.
Melo, J. L. A.
Paulino, N.
Goes, J.
Powiązania:
https://bibliotekanauki.pl/articles/201254.pdf
Data publikacji:
2015
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
sigma-delta
current comparator
CAE
komparator
Opis:
The paper presents a second order current mode sigma-delta modulator designed with the help of a new elaborated tool to optimize the transistor sizes. The circuit is composed of two continuous time loop filters, a current comparator and a one bit DAC with a current output. The resulting circuit, designed in a 65 nm 1.2 V CMOS technology, has a bandwidth of 2 MHz for a clock frequency of 250 MHz. The electrical simulation results show that it achieves a maximum signal-to-noise-plus-distortion ratio (SNDR) of 53.6 dB while dissipating 93 μW, which corresponds to an efficiency of 59.7 fJ/conv. The fully current mode structure makes the circuit suitable to be applied in a current mode signal processing like biosensors or image pixels arrays.
Źródło:
Bulletin of the Polish Academy of Sciences. Technical Sciences; 2015, 63, 4; 919-922
0239-7528
Pojawia się w:
Bulletin of the Polish Academy of Sciences. Technical Sciences
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Systematic Approach to Determining the Duty Cycle for Regenerative Comparator Used in WSN
Autorzy:
Marathe, Dipak S.
Khot, Uday P.
Powiązania:
https://bibliotekanauki.pl/articles/226998.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
SAR
ADC
WSN
regenerative comparator
metastability
Opis:
A low power regenerative comparator is very useful in Successive Approximation Register (SAR) type Analog to Digital Converter (ADC) for a Wireless Sensor Node (WSN). A regenerative type comparator generates output pulses by comparing input with a reference input. This paper deals with control of a power with an adjustable duty cycle. The regenerative comparator with an adjustable duty cycle and a positive feedback of a latch will help in improving accuracy, speed and also in achieving the less power consumption. The optimum value of a duty cycle is determined with metastability timing constraints. The proposed low power regenerative comparator circuit is designed and simulated by using TSMC 180 nm CMOS technology. The comparator consumes power as low as 298.54 nW with a regenerative time 264 ps at 1 V power supply.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 2; 329-333
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Podniesiona cosinusoida jako rozkład gęstości prawdopodobieństwa - właściwości i przykłady zastosowań
Shifted up cosine as probability density function - properties and application examples
Autorzy:
Korczyński, M. J.
Warsza, Z. L.
Powiązania:
https://bibliotekanauki.pl/articles/157802.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
wzorcowanie
indukcyjność
pojemność
calibration
inductance
capacitance
RLC comparator
Opis:
Omówiono niekonwencjonalny rozkład gęstości prawdopodobieństwa (PDF) w postaci jednego okresu cosinusoidy przesuniętej w górę i o polu równym 1 jako alternatywę rozkładu Normalnego (funkcji Gaussa). Wykazano, że w przedziale š2,5 odchylenia standardowego cosinusoida przesunięta o jej amplitudę A - funkcja 2Acos2(•), nie odbiega od rozkładu Normalnego więcej niż o š2,1%. Dla rzeczywistych wyników pomiarów o ograniczonym zakresie rozrzutu uzyskuje się mniejszą niepewność typu A niż według międzynarodowego Przewodnika GUM. Rozważania teoretyczne i symulacje poparto przykładem z praktyki metrologicznej. Rozkład COS2 można z powodzeniem stosować do szybkiego szacowania niepewności pomiarów, w tym do automatyzacji tych obliczeń oraz w statystyce.
Unconventional probability density distribution function (PDF) of the form of the one period of cosine function shifted up and of its area under curve equal of 1 is proposed as an alternative to Normal distribution, i.e. Gauss function. It is presented that if a cosine function is shifted up by its amplitude A, such function (2Acos2(•)), can be applied as approximation of the central part of Normal PDF (š2,5 of its standard deviation) with the accuracy not lower then 2,1%. In reality the distribution of measurements is always of limited range and uncertainty type A obtained by COS2 PDF is smaller than recommended by international Guide GUM [1]. Analysed data from experiment and simulated data confirmed that new proposed unconventional distribution has an advantage of a lowering uncertainty interval by comparison to Gaussian distribution at the same level of confidence, and calculations are simpler and faster. COS2 distribution can be successfully applied for the fast uncertainty evaluation of measurements, for its automation and in statistics.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 9, 9; 1006-1011
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of Low–power 4-bit Flash ADC Using Multiplexer Based Encoder in 90nm CMOS Process
Autorzy:
Shylu Sam, D. S.
Sam Paul, P.
Jeba Jingle, Diana
Mano Paul, P.
Samuel, Judith
Reshma, J.
Sudeepa, P. Sarah
Evangeline, G.
Powiązania:
https://bibliotekanauki.pl/articles/2124770.pdf
Data publikacji:
2022
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
flash ADC
low power
dynamic comparator
encoder
Opis:
This work describes a 4-bit Flash ADC with low power consumption. The performance metrics of a Flash ADC depend on the kind of comparator and encoder used. Hence openloop comparator and mux-based encoder are used to obtain improved performance. Simulation results show that the simulated design consumes 0.265mW of power in 90nm CMOS technology using cadence-virtuoso software. The circuit operates with an operating frequency of 100MHz and a supply voltage of 1V.
Źródło:
International Journal of Electronics and Telecommunications; 2022, 68, 3; 565--570
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low-delay dispersion comparator for level crossing analog to digital converters
Autorzy:
Abbas, Mohamed
Khalil, Kasem
Powiązania:
https://bibliotekanauki.pl/articles/972987.pdf
Data publikacji:
2018
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
comparator
propagation delay dispersion
level-crossing ADCs
komparator
opóźnienie
Opis:
This paper presents a cost-effective technique for reducing the delay dispersion of the conventional comparator for level-crossing Analog-to -Digital Converters. Only three transistors, representing a variable driving-current block (VDCB), have been added to the conventional comparator circuit. The VDCB attempts to control the charging behavior of the difference amplifier’ output node. The added block incurs small area overhead and low power consumption compared with the previous works. The proposed circuit has been implemented in MOSIS 130nm technology. The simulation results indicate that the overdrive-related propagation delay dispersion of the proposed technique is reduced to 23% of its counterpart in the conventional comparator. The active area of the proposed circuit is 140.2 μm2 and the power consumption is 227μW at 200MHz. For the sake of scalability check, the proposed circuit is also designed and simulated using 45nm technology. The simulation results came in the same direction, which implies the scalability of the proposed circuit.
Źródło:
International Journal of Microelectronics and Computer Science; 2018, 9, 2; 72-78
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
COMPARATOR – a Universal Application for Forensic Comparative Examinations and a Statistical Analysis of Sample Parameters
Autorzy:
Goc, Mieczysław
Jastrzębski, Piotr
Semków, Dorota
Powiązania:
https://bibliotekanauki.pl/articles/45454805.pdf
Data publikacji:
2023-08-23
Wydawca:
Akademia Policji w Szczytnie
Tematy:
Comparator
comparative research
editing module
geometry module
images overlay
statistics
Opis:
In recent years, both in Poland and abroad, computer analysis methods have been increasingly used in forensic examinations. The article presents the operation and functionality of the computer program called COMPARATOR which is a joint project of the Polish Forensic Association and its Institute of Criminalistics. The COMPARATOR program is used for registration and presentation of images (samples) of handwriting, documents or their fragments as well as various types of forensic traces in 8 windows. The program allows of numerous useful operations in comparative and identification forensic analyses (including drawing, inversions, measurements, images overlay and matching). The application combines the advantages of graphic programs and spreadsheets - the user can directly perform statistical analyzes. It might also be used as a didactic aid for lecturers and speakers of diverse areas of expertise who want to present several images on the screen simultaneously in their lectures.
Źródło:
Przegląd Policyjny; 2023, 150(2); 246-271
0867-5708
Pojawia się w:
Przegląd Policyjny
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A complex current ratio device for the calibration of current transformer test sets.
Autorzy:
Çayci, H.
Powiązania:
https://bibliotekanauki.pl/articles/221001.pdf
Data publikacji:
2011
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
current transformer test set
ratio error
phase displacement
current comparator
compensation
Opis:
A practical method with high accuracy in generation and application of error values for calibration of current transformer test sets is described. A PC-controlled three-phase power source with a standard wattmeter is used for generating the nominal and error test currents while an electronically compensated current comparator is used to provide summation and subtraction of them, precisely. With this method, any ratio error and phase displacement values could be generated automatically and nominal and test currents could be grounded on the test set safely. Because of its high accurate ratio and phase error generating capability, any type of test set regardless of its operating principles could be calibrated.
Źródło:
Metrology and Measurement Systems; 2011, 18, 1; 159-164
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Odtwarzanie jednostki miary indukcyjności z wykorzystaniem komparatora RLC, przy częstotliwości 1 kHz
Realization of the inductance unit using RLC comparator at 1 kHz
Autorzy:
Jursza, J.
Koszarny, M.
Ziółek, A.
Powiązania:
https://bibliotekanauki.pl/articles/157830.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
pojemność
komparator RLC
wzorcowanie
indukcyjność
calibration
capacitance
inductance
RLC comparator
Opis:
Laboratorium Wzorców Wielkości Elektrycznych GUM posiada kilka zestawów wzorców odniesienia, z których wybrane elementy są wzorcowane w laboratoriach referencyjnych. Laboratorium doskonali swoje metody pomiarowe poprzez powiązanie ze sobą wielkości elektrycznych i uzyskiwanie jak najdokładniejszych wyników pomiarów. Przy użyciu automatycznego komparatora RLC istnieje możliwość odtworzenia jednostki indukcyjności za pośrednictwem wzorca jednostki pojemności elektrycznej. Dzięki zastosowaniu systemu RLC laboratorium będzie mogło ograniczyć ilość wzorcowań w laboratoriach referencyjnych, a jednocześnie częściowo wyeliminować niepożądany wpływu transportu na wzorce. Stabilność temperatury wzorców jest kluczowym składnikiem niepewności, mającym istotny wpływ na najlepszą możliwość pomiarową, dlatego kolejnym etapem rozwoju laboratorium będzie wyposażenie wzorców w indywidualne termostaty.
The Electrical Quantity Standards Laboratory of the Central Office of Measures has several sets of standards. Some of them are calibrated in reference laboratories. The measurement methods used in the laboratory are improved by making relations between electrical quantities in order to obtain the most accurate measurement results. Due to use of an automatic RLC comparator, it is possible to obtain the relation between inductance and capacitance units. The RLC system in the laboratory will enable limiting the number of calibrations in reference laboratories and, partially, eliminating an undesirable transportation impact on the standards. The standard temperature stability is the main component of the uncertainty which influencing essentially the measurement capabilities, so the next stage of laboratory development will be equipping the standards with individual thermostats. The measurement results of 1482-L-type inductance standards of 100 mH nominal values confirmed that the RLC comparator of type 2100 is a device which allows the optimisation of measurements.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 9, 9; 997-999
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Komparatory hierarchiczne - metody opisu, wyniki syntezy
Hierarchical comparators - description methods, synthesis results
Autorzy:
Salauyou, V.
Gruszewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/153646.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
komparator binarny
język Verilog
komparator o strukturze hierarchicznej
funkcja lpm_compare
struktury CPLD/FPGA
binary comparator
Verilog language
hierarchical comparator
lpm_compare function
CPLD/FPGA structures
Opis:
Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metody opisu komparatorów w postaci piramidalnych struktur hierarchicznych. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny. Badania eksperymentalne wykonano dla komparatorów 64-bitowych w środowisku Quartus II firmy Altera. Przeprowadzone badania wykazały, że istnieją struktury hierarchiczne, które są bardziej efektywne od wbudowanej funkcji lpm_compare pakietu Quartus II. W najlepszym przypadku uzyskano zmniejszenie maksymalnego czasu propagacji o 44%.
The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 2). Section 3 describes the method of building new hierarchical structures of 64-bit comparators. Section 4 presents the results of experimental research. Comparators were built and tested in the Altera Quartus II environment. In the experimental research, the 64-bit hierarchical comparators were compared with the 64-bit comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on three CPLD families (MAX 3000 A, MAX II and MAX V) and two FPGA families (Cyclone III and Arria II GX). Three parameters were compared: implementation cost, maximum propagation delay and overall power dissipation. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. For the MAX 3000 A family, the implemented hierarchical methods of comparator synthesis show the improved results: 32% in the implementation cost, 44% in the maximum propagation delay and 18% in the overall power dissipation. The improved results for Arria II are as follows: 17% in the implementation cost and 26% in the maximum propagation delay.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 498-500
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Geodetic work with geotechnic monitoring on slide areas
Autorzy:
Hanek, P.
Zalesky, J.
Janzurowa, I.
Powiązania:
https://bibliotekanauki.pl/articles/224381.pdf
Data publikacji:
2007
Wydawca:
Politechnika Warszawska. Wydział Geodezji i Kartografii
Tematy:
pomiary GPS
GPS
pomiary geodezyjne
komparator poziomy
komparator pionowy
system niwelacyjny
GPS measurements
geodetic survey
slide areas
horizontal comparator
vertical comparator
levelling system
engineering surveying
Źródło:
Reports on Geodesy; 2007, z. 1/82; 103-110
0867-3179
Pojawia się w:
Reports on Geodesy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Ocena wpływu impedancji pasożytniczych na dokładność cyfrowego niezrównoważonego komparatora impedancji
Evaluation of influence of stray impedances on digital unbalanced impedance comparator accuracy
Autorzy:
Rybski, R.
Kontorski, K.
Powiązania:
https://bibliotekanauki.pl/articles/151239.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
komparator impedancji
impedancje pasożytnicze
niepewność komparacji
impedance comparator
stray impedances
comparison uncertainty
Opis:
W pracy przedstawiono cyfrowy niezrównoważony komparator przeznaczony do porównań impedancji o dowolnym charakterze, w którym stosunek odpowiednich składowych impedancji wyznaczany jest na podstawie pomiaru stosunku spadków napięcia na porównywanych elementach impedancyjnych oraz napięcia niezrównoważenia układu. Przedstawiono wyniki analiz wpływu niepewności pomiaru napięcia niezrównoważenia na niepewność porównania impedancji dla porównań C-C i R-C. Podano wyniki badań wpływu impedancji pasożytniczych na błąd pomiaru składowych ortogonalnych napięcia niezrównoważenia oraz wpływ tego błędu na dokładność komparacji w układzie niezrównoważonym.
The paper presents an unbalanced digital comparator designed to compare an impedance of any kind. In the comparator the ratio of impedance components is determined by measuring the ratio of voltage drops across the compared impedance elements and the unbalance voltage of the circuit. Conditions of comparison of elements C-C and R-C (Eqs. (7), (8)) are given. The impedances of these elements are described by equation (6). The complex uncertainty of comparison (Eqs . (9), (10)) was calculated, and influence of the measurement uncertainty of the unbalance voltage orthogonal components on that voltage value was examined. Based on the proposed comparator equivalent circuit (Fig. 4), there was determined equation (13) for calculating the influence of stray impedances on the comparison result. Calculation results of the comparison impedance error C-C (Fig. 5) and R-C (Fig. 7) caused by the influence of stray imped-ances shown in Fig. 4 are presented in Section 4. Influence of the balance detector input resistance on the comparison error, when taking into account values of the input impedance of typical commercial data acquisition cards, was also examined. It was pointed out, that stray impedances cause systematic errors which should be taken in to account when determining the final comparison result. However, the uncertainty of determining these errors should be included in a budget of the comparison uncertainty.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 2, 2; 184-187
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The use of hierarchical structures for design of high-speed digital comparators on FPGA/SoC
Autorzy:
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/114377.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
comparator
high-speed
hierarchical structures
system on chip
field programmable logic array
FPGA
SoC
Opis:
This paper presents a design method of high-speed digital comparators on FPGA/SoC by means of hierarchical structures. A synthesis technique of hierarchical structures for comparators is offered. In this technique, the comparator best hierarchical structure is empirically found for a certain FPGA family. The proposed method allows reducing a delay for 256-bits comparators by 1.245 to 2.516 times as compared with a traditional approach, and for 512-bits comparators by 3.399 times. The method also allows reducing an area by 40.2% on occasion.
Źródło:
Measurement Automation Monitoring; 2016, 62, 6; 196-198
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie komparatora RLC w pomiarach elementów państwowego wzorca jednostki miary pojemności elektrycznej
Use of RLC comparator for measurements of elements of national standard of capacitance unit
Autorzy:
Ziółek, A.
Koszarny, M.
Powiązania:
https://bibliotekanauki.pl/articles/158121.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
wzorcowanie
pojemność elektryczna
komparator RLC
calibration
capacitance
RLC comparator
replacing
substitution
group method
Opis:
W artykule przedstawiono wykorzystanie komparatora RLC w badaniu elementów państwowego wzorca jednostki miary pojemności elektrycznej i jego wzorców odniesienia. Badania przy pomocy komparatora dokonano trzema metodami: metodą bezpośredniego porównania, podstawienia i przestawienia wzorców miejscami. Otrzymane wyniki pokazują, że zastosowanie komparatora RLC do pomiarów wzorców pojemności pozwala na wyznaczenie ich wartości z niższą niepewnością pomiaru w porównaniu ze stosowanymi dotychczas mostkami transforma-torowymi.
The paper presents the use of a comparator RLC for measurements of elements of the national standard of capacitance unit which consists of four 10 pF capacitors of type 11A. The measurements of the national standard were made using transformer bridges: AH 2500A and GR 1621. To calculate the real values of each capacitor the group method was used. The relative combined standard uncertainty for the group method is equal to 0,5 žF/F. The reference standards for the national standard of capacitance units are: capacitor 100 pF of type 11A, capacitors 10 pF and 100 pF of type 1408 and capacitors 10 pF, 100 pF and 1000 pF of type 1404. The measurements of elements of the national standard of capacitance unit by means of the RLC comparator are made using three methods: direct comparison, substitution and replacing of standards. The results obtained show that the use of the comparator RLC for measuring the standards of capacitance allows determining their value with a lower measurement uncertainty compared with the previously used transformer bridges. The relative combined standard uncertainty of the capacitors 10 pF of type 11A is less than 0,2 ×10-6 and of the reference standards is less than 3 ×10-6 for the measurement methods using the RLC comparator.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 8, 8; 693-696
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
NTC thermistor nonlinearity compensation using Wheatstone bridge and novel dual-stage single-flash piecewise-linear ADC
Autorzy:
Jovanović, Jelena
Denić, Dragan
Powiązania:
https://bibliotekanauki.pl/articles/1849001.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
comparator count
dual-stage linearization
flash ADC
NTC thermistor
measurement accuracy
Wheatstone bridge
Opis:
NTC thermistors are frequently used low in cost temperature sensors which provide some of the most desirable sensing features. However, due to the nonlinear static transfer function their sensitivity decreases with temperature increase, causing lower measurement accuracy in some regions of the measurement range. This paper proposes a method for NTC thermistor nonlinearity compensation using a Wheatstone bridge and a novel dual-stage single-flash piecewise-linear ADC. Both conversion stages are performed using the same flash ADC of a novel design based on a reduced number of comparators employed. In this manner, simpler design, lower production costs, higher compactness and lower power consumption of the linearizing ADC, are achieved. The proposed linearizing method is tested on the Vishay NTCLE413E2103F520L thermistor, in the range from 0°C to 100°C, and the obtained results confirmed the effectiveness of the method in measurement accuracy improvement: when the flash ADC of 10-bit resolution is employed the accuracy obtained is 7.4747 ·10-5°C.
Źródło:
Metrology and Measurement Systems; 2021, 28, 3; 523-537
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
NTC thermistor nonlinearity compensation using wheatstone bridge and novel dual-stage single-flash piecewise-linear ADC
Autorzy:
Jovanović, Jelena
Denić, Dragan
Powiązania:
https://bibliotekanauki.pl/articles/1849099.pdf
Data publikacji:
2021
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
comparator count
dual-stage linearization
flash ADC
NTC thermistor
measurement accuracy
Wheatstone bridge
Opis:
NTC thermistors are frequently used low in cost temperature sensors which provide some of the most desirable sensing features. However, due to the nonlinear static transfer function their sensitivity decreases with temperature increase, causing lower measurement accuracy in some regions of the measurement range. This paper proposes a method for NTC thermistor nonlinearity compensation using a Wheatstone bridge and a novel dual-stage single-flash piecewise-linear ADC. Both conversion stages are performed using the same flash ADC of a novel design based on a reduced number of comparators employed. In this manner, simpler design, lower production costs, higher compactness and lower power consumption of the linearizing ADC, are achieved. The proposed linearizing method is tested on the Vishay NTCLE413E2103F520L thermistor, in the range from 0°C to 100°C, and the obtained results confirmed the effectiveness of the method in measurement accuracy improvement: when the flash ADC of 10-bit resolution is employed the accuracy obtained is 7.4747 ·10-5°C.
Źródło:
Metrology and Measurement Systems; 2021, 28, 3; 523-537
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 25

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies