- Tytuł:
-
Metoda dekompozycji algorytmów przetwarzania obrazów dla implementacji w układach FPGA
Method of decomposing image processing algorithms for implementation in FPGA - Autorzy:
- Pamuła, W.
- Powiązania:
- https://bibliotekanauki.pl/articles/153064.pdf
- Data publikacji:
- 2011
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
FPGA
potok przetwarzania
szeregowy strumień wideo
niskopoziomowe operacje pikselowe
pipeline processing
serial video stream
low level image processing - Opis:
-
Artykuł prezentuje metodę dekompozycji algorytmów przetwarzania obrazów na potok przetwarzania zrealizowany z użyciem sparametryzowanych modułów. Moduły realizują niskopoziomowe operacje na pikselach obrazu oraz śledzenie zmian w wyliczonym opisie klatki obrazu. Uznano taki zakres operacji za wystarczający dla opracowania wideo detektorów obiektów. Wykorzystywany jest szeregowy strumień wideo z kamery. Implementacje dowodzą skuteczności zastosowania metody. Uzyskano prędkość przetwarzania przewyższającą wymagania pracy w czasie rzeczywistym oraz znaczną zdolność do modyfikacji własności rozwiązań.
Efficient decomposition of image processing algorithms is of paramount importance in designing FPGA based video detectors of objects for use, for instance, in surveillance systems or in road traffic control applications. Efficiency appraisal is done taking into account resource utilisation, capability of introducing new processing features and components costs. Real time processing adds additional constraints on this task. Available development tools do not facilitate the design process. The paper presents a method for decomposing the image processing algorithm into an efficient processing pipeline of parameterised components. The components perform low level image processing tasks and content tracking operations. Such a set of processing operations is adequate for designing video detectors of objects. Components for carrying out feature calculations using convolutions, morphology operators and corner detectors are presented. Their architecture is optimised for serial video streams, which provide the image contents using horizontal scanning. FPGA resource requirements are estimated for devices of leading manufacturers. The estimated processing speed exceeds the requirements of real time operation. Special attention is directed to pipelining calculations, streamlining multi operand computations, fast determination of minimum, median and maximum of values. An implementation of a video object detector, using a low cost FPGA, is presented proving the feasibility of this approach. - Źródło:
-
Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 648-651
0032-4140 - Pojawia się w:
- Pomiary Automatyka Kontrola
- Dostawca treści:
- Biblioteka Nauki
Artykuł