Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Otfinowski, P." wg kryterium: Autor

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Analiza szumowa kanału odczytowego przeznaczonego do wielokanałowych układów scalonych dedykowanych do eksperymentów neurobiologicznych
    Noise of the recording channel dedicated to the multichannel integrated circuits for neurobiology experiments
    Autorzy:
    Kmon, P.
    Otfinowski, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/408392.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    wielokanałowe układy scalone
    ASIC
    eksperymenty neurobiologiczne
    szumy napięciowe
    multichannel integrated circuits
    neurobiological experiments
    input referred voltage noise
    Opis:
    W artykule opisano budowę typowego kanału odczytowego wykorzystywanego do rejestracji sygnałów neurobiologicznych. Wskazano główne źródła szumów jakie występują w tego typu układach i zwrócono szczególną uwagę na metody ich minimalizowania. Prowadzona w artykule dyskusja bierze pod uwagę kluczowe parametry wpływające na odniesione do wejścia kanału odczytowego szumy, a mianowicie moc pobieraną przez kanał pomiarowy oraz zajmowaną powierzchnię krzemu. Uwzględnia przy tym typowy kanał odczytowy składający się z przedwzmacniacza napięciowego, układu próbkująco-pamiętającego i przetwornika analogowo-cyfrowego. Pobierana moc oraz zajętość powierzchni są niezmiernie istotne w odniesieniu do budowy wielokanałowego implantowanego układu scalonego przeznaczonego do rejestracji szerokiej gamy sygnałów neurobiologicznych. Artykuł zakończony jest opisem zrealizowanego układu scalonego, którego rozbudowana funkcjonalność pozwala na wykorzystanie go do rejestracji szerokiej gamy sygnałów neurobiologicznych.
    This paper presents the noise analysis of the main components of the typical recording channel dedicated to neurobiological experiments. Main noise contributors are emphasized and its noise minimization techniques are presented. Noise analysis considers the main recording channel parameters that may be crucial during multichannel recording system design. Authors also present the measurement results of the 8-channel integrated circuit dedicated to recording broad range of the neurobiological signals.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2013, 1; 21-23
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Identyfikacja systemów nieliniowych przy pomocy kernelowego algorytmu LMS z ograniczeniem zasobów
    Identification of nonlinear systems using fixed budget kernel LMS algorithm
    Autorzy:
    Rzepka, D.
    Otfinowski, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/408102.pdf
    Data publikacji:
    2012
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    metody kernelowe
    uczenie maszynowe
    regresja nieliniowa
    algorytm LMS
    dobór wektorów nośnych
    kernel methods
    machine learning
    nonlinear regression
    least mean squares
    pruning criterion
    Opis:
    W artykule zaprezentowano zastosowanie nowej, nieliniowej wersji algorytmu LMS wykorzystującej funkcje kernelowe do identyfikacji systemów nieliniowych. Aby ograniczyć ilość wektorów nośnych, będących niezbędnym elementem algorytmów opartych o metody kernelowe zastosowano kryterium selekcji. Nowy wektor wejściowy jest przyjmowany do słownika, a następnie w słowniku wyszukiwany i usuwany jest wektor, który ma najmniejszy wpływ na tworzony model nieliniowy. Przedstawiony przykład identyfikacji systemu nieliniowego potwierdza skuteczność porównywalną do algorytmów wykorzystujących większą liczbę wektorów nośnych.
    In this paper a new version of kernel normalized least mean squares algorithm is applied to identification of nonlinear system. To maintain a fixed amount of support vectors, requisite for practical kernel-based algorithm, a pruning criterion is used. After admitting a new input vector to the dictionary, a least important entry is selected and discarder. A case of nonlinear system identification is presented, proving that algorithm performs well and it can maintain a performance comparable to state-of-the-art algorithms, using smaller number of support vectors.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2012, 4b; 10-13
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt układu elektroniki front-end do odczytu detektorów pikselowych oparty na strukturze inwertera
    The design of readout front-end electronics for pixel detector based on inverters
    Autorzy:
    Kleczek, R.
    Otfinowski, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/407992.pdf
    Data publikacji:
    2012
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    elektronika niskoszumna
    układ CMOS elektroniki odczytu front-end
    low noise electronics
    CMOS front-end readout
    Opis:
    Minimalizacja zajmowanej powierzchni krzemu przy jednoczesnym zachowaniu funkcjonalności układu oraz minimalizacja poziomu rozpraszanej mocy i szumów własnych to wymagania stawiane nowoczesnym systemom odczytowym elektroniki front-end. Prezentujemy elektronikę front-end dedykowaną do odczytu detektorów pikselowych zaimplementowaną w dwóch technologiach submikronowych (180 nm i 130 nm CMJS). Zaprojektowany układ charakteryzuje się niskim poziomem rozpraszanej mocy P = 13 žW, niskimi szumami własnymi ENC = 59e rms oraz zajmuje niewielką powierzchnię krzemu A = 850 žm2.
    Minimization of the silicon occupied area and maintenance both fonctionality and analog parameters of readout front-end electronics at desirable level at same lime are very challenging in the modern pixel applications. We present the design of readout front-end electronics dedicated for pixel detectors based on an inverter amplifier implemented in two submicron technologies (130 nm and 180 nm CMOS). it is characterized by very low power dissipation level P = žW, low noise performance ENC = 59e rms and small occupied chip area A = 850žm2.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2012, 3; 47-50
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt kompensacyjnego przetwornika analogowo-cyfrowego dla potrzeb wielokanałowych układów w technologii submikronowej
    Project of successive approximation analog-to-digital converter for multichannel circuits in submicron technology
    Autorzy:
    Otfinowski, P.
    Zaziąbł, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/158172.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwornik analogowo-cyfrowy z równoważeniem ładunku
    klucze CMOS
    analog-to-digital converter
    charge redistribution
    successive approximation
    CMOS switch
    Opis:
    W pracy zaprezentowano projekt scalonego przetwornika analogowo-cyfrowego wykonany w technologii UMC CMOS 180nm. Przedstawiono rozwiązanie pozwalające na znaczące zmniejszenie powierzchni zajmowanej przez układ poprzez dodanie pomocniczego przetwornika C/A. Zostało przybliżone także zagadnienie odpowiedniego doboru kluczy w układach z przełączanymi pojemnościami. Ostatecznie zaprezentowany układ cechuje się szybkością konwersji wynoszącą 3 MS/s przy poborze mocy 225 žW oraz bardzo niską nieliniowością.
    The dynamic progress in the domain of applications involving X rays demands more sophisticated circuits for acquisition and processing of signals from the silicon detectors. This paper presents a design of an integrated analog-to-digital converter dedicated to multichannel silicon detector readout circuits. The successive approximation with charge redistribution architecture was proposed. In order to reduce the total chip area, the DAC was split into two blocks. The capacitor array used as a primary DAC and also as a sampling circuit. As a secondary DAC, the resistive voltage divider was introduced. This solution allowed reducing the total DAC area by the factor of 6, maintaining the same output voltage accuracy. The CMOS switches are described in detail, as they play important role in the switch capacitor circuits, affecting both the speed and accuracy of the primary capacitive DAC. A synchronous regenerative latch is used as a comparator. The ADC is implemented in UMC CMOS 180nm technology. The designed ADC is able to achieve conversion rates of 3 MS/s at 225 žW. The final simulation results show also low nonlinearity of the presented circuit.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 10, 10; 1209-1212
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt 7-bitowego niskomocowego przetwornika A/C w technologii submikronowej o małej powierzchni do zastosowań wielokanałowych
    Design of 7-bit low-power , low area A/D converter in submicron process for multichannel systems
    Autorzy:
    Otfinowski, P.
    Kmon, P.
    Kleczek, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/407805.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    przetwornik analogowo-cyfrowy
    równoważenie ładunku
    przetwornik kompensacyjny
    SAR ADC
    charge redistribution
    successive approximation converter
    Opis:
    W artykule został przedstawiony projekt przetwornika analogowo-cyfrowego w technologii CMOS 180nm. Wybraną architekturą jest przetwornik kompensacyjny z równoważeniem ładunku. Duży nacisk został położony na zmniejszenie zajmowanej powierzchni jak i minimalizację poboru mocy, co czyni prezentowany układ odpowiednim do zastosowań wielokanałowych. Autorzy prezentują wyniki symulacji Monte-Carlo nieliniowości charakterystyki przejściowej. Zaprezentowany przetwornik osiąga szybkość konwersji 3 MS/s przy rozdzielczości 7 bitów i poborze mocy 77 μW oraz zajmuje tylko 90 x 95 μm2.
    The design of analog-to-digital converter implemented in CMOS 180 nm technology has been presented in this paper. The successive approximation architecture with charge redistribution has been chosen. Much emphasis was placed on limiting the area occupancy of the whole chip so as its power consumption, which makes the described circuit suitable for multichannel applications. The presented converter achieves 3 MS/s sampling rate with 7-bit resolution at 77 μW and occupies only 90 x 95 μm2.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2013, 2; 18-21
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies