Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Szplet, R." wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 28
Tytuł:
Synchronizacja sygnałów w interpolacyjnych licznikach czasu
Signals synchronization in interpolating time counters
Autorzy:
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/209566.pdf
Data publikacji:
2008
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
metrologia czasu
interpolacyjny licznik czasu
układy synchronizacji
efekt metastabilności
time metrology
interpolating time counter
synchronizing circuit
metastability effect
Opis:
W artykule opisano wyniki analizy synchronizacji sygnałów, realizowanej w precyzyjnych licznikach czasu. W szczególności analiza dotyczy licznika czasu z interpolacją dwustopniową, czterofazowym zegarem o częstotliwości 250 MHz w pierwszym stopniu interpolacji, zrealizowanego w układzie programowalnym FPGA. Analizie poddano trzy układy synchronizacji stosowane w pierwszym stopniu interpolacji dwustopniowych konwerterów czasowo-cyfrowych oraz pięć synchronizatorów licznika okresów. Jako główne kryteria oceny układów użyto maksymalną częstotliwość działania, średni czas między błędami oraz łatwość wykonania w układzie programowalnym.
This paper presents the results of an analysis of synchronization issues in precise time counters. Particularly the analysis concerns a time counter with two-stage interpolation, four-phase clock of 250-MHz frequency in the first interpolation stage, implemented in an FPGA device. Three synchronizing circuits used in the first interpolation stage of two-stage time-to-digital converters and five synchronizers of enabling signal for period counter are analyzed. For the evaluation of the circuits quality following criteria were applied: the maximum frequency of operation, the mean time between failure and easiness of implementation in a programmable device.
Źródło:
Biuletyn Wojskowej Akademii Technicznej; 2008, 57, 4; 287-308
1234-5865
Pojawia się w:
Biuletyn Wojskowej Akademii Technicznej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A programmable delay line
Autorzy:
Perko, K.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114438.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
delay line
dual interpolation method
Opis:
The paper describes the design and test results of a programmable digital delay line implemented in an FPGA device (Kintex-7, Xilinx). The operation of the delay line is based on the modified dual interpolation Nutt method that combines two actions, i.e.: (1) counting the periods of a reference clock and (2) time interpolating within a single clock period. The first action provides an extremely wide range of the introduced delays (> 9 minutes), while the second one allows reaching relatively high delay resolution (2 ns) with a timing jitter as low as 35 ps (until delay of 1 μs). The high metrological parameters of the designed delay line are achieved at the expense of increased difficulty in implementation of the method in an integrated circuit. The major problems to be solved were the synchronizations of input signals as well as synchronous and asynchronous parts of the system, which were effectively provided with the use of two dual-edge synchronizers, a clock signal logic level detection system and associated synchronizers.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 311-313
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Direct Digital Synthesizer based on Field Programmable Gate Array
Autorzy:
Gasik, K.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114565.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
direct digital synthesizer
programmable devices
FPGA
Opis:
We present the principle (Chapter 2), implementation (Chapter 3) and test results (Chapter 4) of direct digital synthesizer (DDS) that most modules, i.e. phase accumulator, ROM memory and optional amplitude control module are implemented in a digital Field Programmable Gate Array (FPGA) device. To obtain smooth shape of analog output signals the FPGA device is followed by a digital-to-analog converter (DAC) and low-pass filter (LPF). The developed DDS allows for generating signals with frequency up to 50 MHz and amplitude up to 1 Vpp. The frequency adjustment resolution is 1.9 kHz, while the amplitude adjustment step equals 61.04 µV. The use of programmable device allows for changing the size of tuning words to adapt the DDS parameters to requirements of particular application.
Źródło:
Measurement Automation Monitoring; 2017, 63, 6; 220-222
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Time interval measurement module implemented in SoC FPGA device
Autorzy:
Grzęda, G.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/226962.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
time interval measurement
time-to-digital converter
system on chip
measurement data processing
Opis:
We presents the design and test results of a picosecond-precision time interval measurement module, integrated as a System-on-Chip in an FPGA device. Implementing a complete measurement instrument of a high precision in one chip with the processing unit gives an opportunity to cut down the size of the final product and to lower its cost. Such approach challenges the constructor with several design issues, like reduction of voltage noise, propagating through power lines common for the instrument and processing unit, or establishing buses efficient enough to transport mass measurement data. The general concept of the system, design hierarchy, detailed hardware and software solutions are presented in this article. Also, system test results are depicted with comparison to traditional ways of building a measurement instrument.
Źródło:
International Journal of Electronics and Telecommunications; 2016, 62, 3; 237-246
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scalony licznik czasu z użyciem stempli czasowych
An integrated time counter based on time stamps
Autorzy:
Szplet, R.
Perko, K.
Powiązania:
https://bibliotekanauki.pl/articles/155597.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
licznik czasu
metoda stempli czasowych
układy programowalne
time counter
time stamps method
programmable devices
Opis:
W artykule opisane są projekt oraz wyniki badań czterokanałowego licznika czasu zrealizowanego w układzie programowalnym Spartan-6 firmy Xilinx. W liczniku zastosowana została metoda stempli czasowych, w której w wyniku pomiaru uzyskuje się informację o chwilach czasowych pojawienia się impulsów wejściowych na wspólnej skali czasu. Zastosowanie zegara o częstotliwości 500 MHz umożliwiło uzyskanie względnie wysokiej rozdzielczości (2 ns) i precyzji pomiarowej licznika (poniżej 1 ns).
This paper describes the design and test results of a four-channel time interval counter implemented in a programmable device Spartan-6 (Xilinx). The time stamps method has been applied (Fig. 1). In this method the measurement result delivers no information about the absolute value of the time interval between two input pulses, but carries information about the time moments of appearance of these pulses on a common time scale. This method, contrary to the conventional "start-stop" method, does not require resetting the time counter after each measurement. It eliminates the dead time and enables continuous measurements if a fast enough digital integrated circuit is used. Moreover, a multichannel time counter can be built without necessity to reproduce all blocks of a single-channel counter. It results in savings of the programmable logic resources. The main dis advantage of this method appears in difficulties of implementation. The most important seems to be a synchronization problem (Fig. 4), especially due to use of a high frequency clock signal (500 MHz). The use of such a clock makes it possible to obtain a relatively high resolution (2 ns without interpolation) and precision (less than 1 ns) of the counter. Flexibility of the method allows increasing the resolution and accuracy by using interpolation measurement channels.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 839-841
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Estimation of quantization steps of time interpolator in view of temperature changes
Autorzy:
Sondej, D.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114194.pdf
Data publikacji:
2017
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
time-digital conversion
two-stage interpolation
multi-edge coding in independent coding lines
time counter
time digitizer
Opis:
This paper presents a method of limiting the effect of ambient temperature drift on the measurement uncertainty of a time counter (TC). A change in ambient temperature causes a change in the TC transfer function, i.e. the widths of quantization steps to be exact. Recalibration is a procedure that is then required, but it disturbs the measurement process. However, with the knowledge of the current ambient temperature and having the set of transfer functions identified at different temperatures, it is possible to determine and use the most adequate transfer function and virtually eliminate the temperature impact. For this purpose, three interpolation methods were studied: the nearest neighbor method, linear and polynomial interpolations. A newly evaluated transfer functions were tested in interpolating TC to select the best interpolation method.
Źródło:
Measurement Automation Monitoring; 2017, 63, 5; 192-194
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Precyzyjny konwerter czasowo-cyfrowy wykorzystujący metodę skracania impulsu zrealizowany w układzie FPGA
Precise time-to-digital converter based on pulse-shrinking implemented in FPGA device
Autorzy:
Szplet, R.
Klepacki, K.
Powiązania:
https://bibliotekanauki.pl/articles/155687.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
konwerter czas-liczba
skracanie impulsu
precise time metrology
time-to-digital converter
pulse-shrinking
Opis:
W artykule przedstawione są projekt i wyniki badań konwertera czas-liczba o rozdzielczości 75 ps i zakresie pomiarowym 5.5 ns. Konwerter został zrealizowany w układzie programowalnym Spartan3 firmy Xilinx. Do konwersji czasowo-cyfrowej zastosowano metodę skracania impulsu. W konwerterze wykorzystano cyfrowy detektor zboczy impulsu, który umożliwia kontrolowanie wartości rozdzielczości i uniezależnia mierzony czas trwania impulsu od niekorzystnego wpływu linii transmisyjnych i programowalnych matryc połączeniowych.
This paper describes design and test results of the time-to-digital converter with 75 ps resolution and 5.5 ns measurement range. The converter is implemented in a single programmable device from family Spartan3 (Xilinx). The pulse-shrinking method is used for time-to-digital conversion. Digital pulse-edges detector is applied to control of the conversion resolution and to do measured width time of pulse independent from disadvantageous influence of transmission lines and programmable switch matrixes.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 21-23
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scalony konwerter czas-liczba z użyciem metody licznikowej i zegara wielofazowego
Integrated time-to-digital converter with the use of the counter method and a multiphase clock
Autorzy:
Szplet, R.
Gołaszewski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156312.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
konwerter czas-liczba
metoda licznikowa
zegar wielofazowy
układy FPGA
precise time metrology
time-to-digital converter
counter method
multiphase clock
FPGA devices
Opis:
W artykule przedstawione są projekt i wyniki badań konwertera czas-liczba o rozdzielczości 78 ps i niepewności pomiarowej poniżej 100 ps. Pomiar czasu realizowany jest z użyciem 32 liczników zliczających okresy szesnastofazowego zegara o częstotliwości 400 MHz. Ponieważ aktywne są obydwa zbocza zegara jest on równoważny pojedynczemu sygnałowi zegarowemu o częstotliwości 12.8 GHz, co umożliwia osiągnięcie średniej rozdzielczości ok. 78 ps przy interpolacji jednostopniowej. Budowa opisanego konwertera czasliczba pozwala na łatwe rozszerzanie zakresu pomiarowego, wynoszącego 164 žs, poprzez zwiększanie pojemności użytych liczników dwójkowych. Sterowanie procesem pomiarowym oraz wyznaczanie i przetwarzanie wyników pomiarów odbywa się z użyciem dwóch procesorów programowych NIOS II zintegrowanych z konwerterem w układzie programowalnym Stratix II firmy Altera.
This paper describes design and test results of the time-to-digital converter with 78 ps resolution and accuracy below 100 ps. The time interval measurement is performed with the use of 32 binary counters counting periods of 16-phase clock of the 400 MHz frequency. Since both edges of the clock are active it is an equivalent of a single clock signal of 12.8 GHz frequency, which provides a mean resolution of about 78 ps in a single interpolation stage. The structure of the converter allows to extend its measurement range (164 žs) easily by increasing the capacity of used binary counters. The measurement as well as calculation and processing of obtained results are controlled by two soft-core processors NIOS II implemented together with the converter in a single programmable device from family Stratix II (Altera).
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 591-593
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A hardware/software development environment for SoC-based time interval counters
Autorzy:
Grzęda, G.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114349.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
system on chip
precise time counter
AXI Stream protocol
Opis:
The paper describes a design environment for development of precise time counters. The design was implemented in a System-on-Chip Zynq from Xilinx as an embedded solution with a custom user interface. The paper presents the system design, a dedicated time counter interface, and software running on the processing part of the Zynq device. It also contains the results of all system performance tests. The tests reveal the design advantages over the traditional approach, involving an FPGA device connected to a PC that serves as a host with a dedicated user interface. The presented development environment allowed reducing the calibration and measurement times twofold and threefold, respectively. Furthermore, thanks to the bus interface designed for data transmission from the time counter to the control module, the 200 MB/s data throughput inside the SoC was achieved.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 299-301
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A study of the effect of temperature changes on the interpolating time counter
Autorzy:
Sondej, D.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114363.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
time interval measurement
time-to-digital conversion
two-stage interpolation
time counter
Opis:
This paper presents an analysis of the impact of ambient temperature changes on main parameters of the interpolating time counter. The performed tests reveal that a relatively small change in the ambient temperature of 1°C causes a measurement error of the counter as large as 3.5 ps. The thorough research of two stages of interpolation of the counter allowed determining the main sources of the error. One of them is the temperature drift of widths of four-phase clock (FPC) segments in the first interpolation stage (FIS). It equals 2.5 ps/°C. The widths of FPC phases directly influence the active range of the second interpolation stage (SIS) and its offset. The test results also show that the temperature drift of the offset has a greater impact on the measurement accuracy than the temperature-driven changes of quantization steps in SIS. The presented conclusions are the first step to develop a new method for reducing the impact of changes in the ambient temperature on the measurement accuracy of the interpolating time counter.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 302-304
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wysokorozdzielczy konwerter czasowo-cyfrowy z próbkowaniem impulsu
A high resolution time-to-digital converter based on pulse sampling
Autorzy:
Szplet, R.
Jarzyński, S.
Powiązania:
https://bibliotekanauki.pl/articles/153993.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
konwerter czas-liczba
metoda próbkowania
zegar wielofazowy
układy FPGA
precise time metrology
time-to-digital converter
sampling method
multiphase clock
FPGA devices
Opis:
W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.
The paper describes the design and test results of a time-to-digital converter with 9 ps resolution and measurement uncertainty below 31 ps. The converter has been implemented in a programmable device Cyclone manufactured by Altera. The time-to-digital conversion is based on sampling of a periodic square signal. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and is sampled with the use of a high frequency clock. This method is innovative in the kind of application and it has not been implemented in an integrated circuit so far. In order to achieve both high resolution and high measurement uncertainty the four-phase sampling clock has been used. Such solution allows for fourfold reduction in a number of cycles in the loop and consequently to diminish the measurement error significantly. The four-phase clock has been generated with an embedded PLL functional block. An issue of fundamental importance for the successful implementation of the converter was the use of two short pulses as a representation of the begin and the end of a measured time interval instead of a single long-width pulse. In this way an unpredictable shrinking or stretching of a measured time interval by elements of the delay loop that have different propagation times for rising and falling edges has been avoided. The measurement as well as calculation and processing of obtained results are controlled with the use of dedicated user interface worked out in C++.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 642-644
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Precyzyjny przetwornik czas-liczba z powielaniem i uśrednianiem czasu trwania impulsu
A high precision time-to-digital converter based on pulse repetition and time width averaging
Autorzy:
Szplet, R.
Poteralski, M.
Powiązania:
https://bibliotekanauki.pl/articles/156641.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
przetwornik czas-liczba
metoda uśredniania
układy FPGA
precise time metrology
time-to-digital converter
averaging method
FPGA devices
Opis:
This paper describes the design and test results of a time-to-digital converter with 1.9 ps resolution and measurement uncertainty below 12.2 ps (Fig. 4). The time-to-digital conversion is based on time width averaging. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and its width is measured by the counting method with use of a high frequency multiphase clock (Fig. 1). The converter resolution is directly proportional to the number of cycles of the measured pulse in the delay loop, the number of phases and frequency of a clock used (2). However, increase in the number of loop cycles causes growth in the jitter of circulating pulse edges that finally leads to deterioration in the measurement precision. Therefore, in order to obtain the highest precision of conversion, the number of cycles for which the converter provides the smallest measurement uncertainty was experimentally determined. In addition, to minimize a disadvantageous impact of unequal propagation times of the loop elements for the rising and falling pulse edges on the value of the measured time interval, the information about the measured time interval is contained between the rising edges of the pulse-pair instead of the opposite (rising and falling) edges of a single pulse (Fig. 2). The converter was implemented in a programmable device Spartan-6 manufactured by Xilinx. (Xilinx).
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 569-571
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Pseudo-random bit generators based on linear-feedback shift registers in a programmable device
Autorzy:
Parol, M.
Dąbal, P.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114462.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
pseudo-random bit generators
linear-feedback shift register
programmable device
Opis:
We present the results of comparative study on three pseudo-random bit generators (PRBG) based on various use of linear-feedback shift registers (LFSR). The project was focused on implementation and tests of three such PRBG in programmable device Spartan 6, Xilinx. Tests of the designed PRBGs were performed with the use of standard statistical tests NIST SP800-22.
Źródło:
Measurement Automation Monitoring; 2016, 62, 6; 184-186
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Digital-to-Time Converter for pulse train generation based on Look-Up Tables in FPGA
Autorzy:
Kwiatkowski, P.
Różyc, K.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114335.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Digital-to-Time Converter
time interval generator
programmable delay line
programmable devices
Opis:
A Digital-to-Time Converter (DTC) is presented which allows to generate pulse train with resolution of 250 ps within 32 ns operation range. The converter is implemented in off-the-shelf Spartan-6 Field-Programmable Gate Array (FPGA) device, manufactured by Xilinx in 45 nm CMOS technology. The design is implemented with the use of Look-Up Tables (LUT) as delay elements. “Manual” Place and Route (P&R) process was involved to improve conversion linearity. Developed DTC can be used to improve the functionality of time interval generators.
Źródło:
Measurement Automation Monitoring; 2018, 64, 1; 14-16
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Bezpośredni przetwornik czas-liczba z kodowaniem wielokrotnym
A direct time-to-digital converter with multiple coding
Autorzy:
Szplet, R.
Sondej, D.
Grzęda, G.
Powiązania:
https://bibliotekanauki.pl/articles/151174.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
precyzyjna metrologia czasu
przetwornik czas-liczba
metoda kodowania wielokrotnego
układy FPGA
precise time metrology
time-to-digital converter
wave union method
FPGA devices
Opis:
W artykule opisane są projekt i wyniki badań przetwornika czas-liczba o rozdzielczości 5,3 ps (1 LSB) i zakresie pomiarowym 428 ps. Do przetwarzania czasowo-cyfrowego użyta została metoda kodowania wielokrotnego. Metoda ta umożliwia pokonanie ograniczeń technologicznych współczesnych układów scalonych i uzyskanie wartości rozdzielczości mniejszej niż czas propagacji pojedynczej komórki linii kodującej. Przetwornik został zrealizowany w układzie programowalnym Spartan-6 firmy Xilinx.
This paper presents the implementation and tests results of a time-to-digital converter based on the wave union method and implemented in Spartan-6 FPGA (Xilinx). The converter has the resolution of 5,3 ps (1 LSB) in the measurement range of 428 ps and the integral nonlinearity of 3,8 LSB (Fig. 7). In the wave union method, contrary to the typical conversion methods with a single coding, the resolution is lower than the FPGA cell delay thanks to coding several transitions of the time event signal (Fig. 2). In addition, the linearity of conversion is increased by reducing the width of wide bins. Although, using a multi-transition pattern gives better performance, it also brings more problems to be solved. The main problems such as implementation of a pattern generator for certain amount of transitions, minimal delays between transitions and elimination of bubble errors are discussed in this paper. The pattern generator (Fig. 3) is implemented with use of a carry chain. It enables controlling the pattern by means of diagnostic and measurement software. Bubble errors (Fig. 4) are eliminated with a fast asynchronous encoder (Fig. 5). The diagnostic-control software (Fig. 6) allows to configure the pattern generator, launch the measurement session and generate a text file with all information needed to calculate conversion characteristics of the time-to-digital converter.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 842-844
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 28

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies