Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "low-power design" wg kryterium: Wszystkie pola

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 28
Tytuł:
Ultra Low Power Design for Digital CMOS Circuits Operating Near Threshold
Autorzy:
Kalra, S.
Bhattacharyya, A. B.
Powiązania:
https://bibliotekanauki.pl/articles/226500.pdf
Data publikacji:
2017
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
energy efficiency
ultra-low power
EKV
minimum energy point
minimum delay point temperature to time generator
Opis:
Circuits operating in the subthreshold region are synonymous to low energy operation. However, the penalty in performance is colossal. In this paper, we investigate how designing in moderate inversion region recuperates some of that lost performance, while remaining very near to the minimum energy point. An α power based minimum energy delay modeling that is continuous over the weak, moderate, and strong inversion regions is presented. The value of α is obtained through interpolation following EKV model. The effect of supply voltage and device sizing on the minimum energy and performance is determined. The proposed model is utilized to design a temperature to time generator at 32nm technology node as the application of the proposed model. The abstract goes here.
Źródło:
International Journal of Electronics and Telecommunications; 2017, 63, 4; 369-374
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dekompozycja sieci działań układów sekwencyjnych w celu obniżenia poboru mocy
ASM decomposition for low-power design of sequential circuits
Autorzy:
Bułatowa, I.
Salauyou, V.
Matujewicz, P.
Powiązania:
https://bibliotekanauki.pl/articles/155452.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ sekwencyjny
pobór mocy
sieć działań
dekompozycja sieci działań
struktura hierarchiczna
low power
sequential circuit
decomposition
partitioning
algorithmic state machine
ASM
hierarchical structure
Opis:
Opracowana została metoda syntezy układów sekwencyjnych o obniżonym poborze mocy, algorytmy sterowania których opisywane są za pomocą sieci działań. Metoda syntezy polega na dekompozycji sieci działań na fragmenty realizowane w postaci oddzielnych automatów połączonych w dwupoziomową strukturę hierarchiczną. Zmniejszenie poboru mocy osiąga się przez odłączenie sygnału synchronizacji od nieaktywnych w danym momencie automatów. Zaproponowano schemat bramkowania sygnału synchronizacji z wykorzystaniem sygnałów struktury hierarchicznej. Opracowany został algorytm dekompozycji sieci działań na fragmenty realizowane jako komponenty struktury hierarchicznej. Przeprowadzone badania potwierdziły efektywność zaproponowanej metody.
In this paper a method for low-power design of hierarchical structures of sequential circuits specified by the Algorithmic State Machine (ASM) charts is presented. The proposed method uses a decomposition of the original sequential circuit into the smaller automata which are connected in a two-level hierarchical structure topology (Fig.1). A clock-gating approach [4, 5] is used to reduce power consumption of the sequential circuit. Due to this approach the power can be saved by clocking only one automaton of hierarchical structure at a time while the clock to the other automata is gated. As a result, only one automaton of hierarchical structure is active at any time while the others are idle, thus reducing the switching activity and minimizing the power dissipation. The algorithm of decomposition of the ASM chart into the fragments, which are implemented as components of a hierarchical structure, has been developed. The clockgating circuit (Fig. 2) which uses the control signals generated by the hierarchical structure is proposed. The power simulation method used to estimate the power consumption for original and decomposed circuits is described. Experimental results show that the proposed partitioning technique can reduce power consumption, on average 20.31%, over the original undecomposed circuit. An additional power saving is available by using special state encoding which reduces the switching activity of sequential circuits.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 501-503
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS
Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits
Autorzy:
Szcześniak, W.
Powiązania:
https://bibliotekanauki.pl/articles/268918.pdf
Data publikacji:
2008
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
redukcja poboru mocy
cyfrowe układy CMOS
heurystyczne algorytmy redukcji poboru mocy
low power design
digital CMOS circuits
heuristic low power design algorithms
Opis:
W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.
This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2008, 25; 151-154
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Graphene-based Current Mode Logic Circuits : a Simulation Study for an Emerging Technology
Autorzy:
Abdollahi, Hassan
Hooshmand, Reza
Owlia, Hadi
Powiązania:
https://bibliotekanauki.pl/articles/226818.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
current mode logic (CML)
graphene
graphene FET
low-power design
Opis:
In this paper, the usage of graphene transistors is introduced to be a suitable solution for extending low power designs. Static and current mode logic (CML) styles on both nanoscale graphene and silicon FINFET technologies are compared. Results show that power in CML styles approximately are independent of frequency and the graphene-based CML (G-CML) designs are more power-efficient as the frequency and complexity increase. Compared to silicon-based CML (Si-CML) standard cells, there is 94% reduction in power consumption for G-CML counterparts. Furthermore, a G-CML 4-bit adder respectively offers 8.9 and 1.7 times less power and delay than the Si-CML adder.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 3; 381-388
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Minimalizacja poboru mocy wspólnego modelu automatów skończonych
Minimisation of power dissipation of FSM common model
Autorzy:
Salauyou, V.
Grześ, T.
Powiązania:
https://bibliotekanauki.pl/articles/154327.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat skończony
minimalizacja poboru mocy
finite state machine
low power design
Opis:
W artykule przedstawiono nowy algorytm kodowania stanów wewnętrznych automatu skończonego o obniżonym poborze mocy. Zastosowano w nim wspólny model automatu klas ADE co pozwoliło to na zmniejszenie ilości przerzutników przechowujących kod stanu. Badania symulacyjne przeprowadzone z wykorzystaniem standardowych układów testowych potwierdziły skuteczność kodowania z wykorzystaniem proponowanego algorytmu w porównaniu z algorytmami JEDI oraz NOVA, jak i zawartymi we wcześniejszych pracach autorów.
In this paper there is addressed the problem of power minimisation of the finite state machine (FSM). Power reduction is of great importance in design of digital systems as it can improve the speed and extend the time between recharging the batteries in mobile systems. In the common model of the FSM of class ADE (Section 2) the set A of internal states consists of three subsets: AA, AD, and AE. AA is the set of internal states of the FSM of class A, AD is the set of internal states of the FSM of class D (the output vector is identical to the next state code), and AE is the set of internal states of the FSM of class E (the input vector is identical to the next state code) [12]. The common model of the FSM of class ADE requires an additional register used for storing the input and output vector values. These registers are present in modern programmable logic devices. In Section 3 there is proposed a new algorithm of the FSM state assignment that makes use of the common model. The assigned code consists of three parts: G - input vector, Z - output vector and E - state code. G and Z are stored in the input and output registers, respectively. With this algorithm it is possible to assign codes that are shorter than those assigned with use of classical methods, and thus less power is dissipated in registers storing the current state code during every transition. The experimental results (Section 4, Tables 1 and 2) show the significant reduction (of 13 to 51%) in power dissipation compared to classic (JEDI, NOVA, column-based) and recent (sequential and iterating) algorithms.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 491-493
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Badania algorytmów kodowania stanów wewnętrznych automatu skończonego zorientowanych na minimalizację poboru mocy
Exploration of the Low Power Oriented Algorithms of the Finite State Machines State Assignment
Autorzy:
Salauyou, V.
Grześ, T.
Powiązania:
https://bibliotekanauki.pl/articles/156218.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat skończony
kodowanie
minimalizacja poboru mocy
finite state machine
state assignment
low power design
Opis:
Kodowanie stanów wewnętrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania algorytmu kodowania kolumnowego oraz dwóch algorytmów opracowanych przez autorów: sekwencyjnego oraz iteracyjnego. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z algorytmem kodowania kolumnowego (średnio o 12%), natomiast zastosowanie algorytmu iteracyjnego pozwoliło na obniżenie mocy średnio o kolejne 2% (w porównaniu do algorytmu sekwencyjnego).
Finite State Machine (FSM) state assignment is one of the most important activities during the synthesis. In this paper we focused on the low-power design oriented algorithms. We explore column-based algorithm as well as two algorithms researched by authors: sequential and iterational. Experimental results shows the significant reduction of the power dissipation after state assignment using sequential algorithm in comparison with the column-based algorithm (of about 12%). Iterational algorithm increase power reduction of about 2% (in comparison with the sequential algorithm).
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 499-501
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Algorytmy kodowania stanów wewnętrznych automatu skończonego do minimalizacji poboru mocy
Finite state machines state assignment algorithms for power minimization
Autorzy:
Grześ, T.
Salauyou, V.
Powiązania:
https://bibliotekanauki.pl/articles/341129.pdf
Data publikacji:
2008
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
automat skończony
kodowanie stanów
obniżanie poboru mocy
finite state machine
state assignment
low power design
Opis:
Kodowanie stanów wewęetrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. Zastosowanie odpowiedniego algorytmu pozwala m.in. obnizyć pobór mocy. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania nad algorytmem kodowania kolumnowego, opisanego w pracy [1] oraz nad dwoma algorytmami opracowanymi przez autorów: sekwencyjnym [7] oraz rafinacyjnym. Badania przeprowadzono na standardowych układach testowych, opracowanych w Microelectronics Center of North Carolina [9]. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z poborem z wykorzystaniem algorytmu kodowania kolumnowego (średnio o 12%); zastosowanie algorytmu rafinacyjnego pozwoliło obniżyć moc średnio o kolejny 1%.
State assignment for a finite state machine (FSM) is an important process in logic synthesis of the sequential circuits in programmable devices. Using the proper algorithm provides among other things the reduction of the power dissipation. In this paper we focused on the algorithms that reduce power dissipation. The analysis of the column based algorithm (described in [1]) as well as two algorithms proposed by authors: sequential [7] and iterational was made. Experiments were made on standard benchmarks, researched in Microelectronics Center of North Carolina [9]. Obtained results showed significant reduction of the power dissipation when using the sequential algorithm (12% in comparison with the column-based algorithm). Iterational algorithm improves the results by additional 1%.
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2008, 3; 53-66
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low-Power High-Speed Double Gate 1-bit Full Adder Cell
Autorzy:
Kumar, R.
Roy, S.
Bhunia, C. T.
Powiązania:
https://bibliotekanauki.pl/articles/226653.pdf
Data publikacji:
2016
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
low-power full-adder
low-power CMOS design
multiplexer based full-adder design
multi-threshold voltage based full-adder design
pass transmission logic
Opis:
In this paper, we proposed an efficient full adder circuit using 16 transistors. The proposed high-speed adder circuit is able to operate at very low voltage and maintain the proper output voltage swing and also balance the power consumption and speed. Proposed design is based on CMOS mixed threshold voltage logic (MTVL) and implemented in 180nm CMOS technology. In the proposed technique the most time-consuming and power consuming XOR gates and multiplexer are designed using MTVL scheme. The maximum average power consumed by the proposed circuit is 6.94μW at 1.8V supply voltage and frequency of 500 MHz, which is less than other conventional methods. Power, delay, and area are optimized by using pass transistor logic and verified using the SPICE simulation tool at desired broad frequency range. It is also observed that the proposed design may be successfully utilized in many cases, especially whenever the lowest power consumption and delay are aimed.
Źródło:
International Journal of Electronics and Telecommunications; 2016, 62, 4; 329-334
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A solution to low power switched capacitor integrator design with reduced effective input capacitance
Autorzy:
Korkmaz, S.
Dundar, G.
Powiązania:
https://bibliotekanauki.pl/articles/398106.pdf
Data publikacji:
2010
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
integrator małej mocy
bardzo duża stała czasowa integratora
skuteczne zmniejszenie pojemności
włączony integrator kondensatora
low power integrator
very large time constant integrator
effective capacitance reduction
switched capacitor integrator
Opis:
A novel low power Switched Capacitor Integrator with reduced effective input capacitance is proposed in this paper. It is mainly based on reducing the effective input sampling capacitance by charge sharing with an extra capacitance, such that the integration capacitance can be chosen much smaller while maintaining the same sampling to integration capacitance ratio. Reducing the integration capacitance will result in less integration current and less integration current will in turn result in less power over the integrator which is the main goal of this work, reducing the integrator power consumption and chip area. Another main advantage of this configuration is, that it can be used in large time constant integrators without using physically large integration capacitance.
Źródło:
International Journal of Microelectronics and Computer Science; 2010, 1, 3; 229-235
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of Low Power Low Voltage Bulk Driven Operational Transconductance Amplifier (BD-OTA)
Autorzy:
Shaktour, M. A.
Powiązania:
https://bibliotekanauki.pl/articles/377604.pdf
Data publikacji:
2014
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
Bulk-driven transistors
low-voltage
low-power OTA
PSpice simulation
Opis:
Operational Transconductance Amplifier (OTA) is one of the most significant building-blocks in integrated continuous-time filters. Here we design Low Power Low Voltage Bulk Driven OTA with a new concept of high-linearity OTA with controllable Transconductance is proposed. The OTA is simulated in a standard TSMC 0.18 mm CMOS process with a 0.6 V supply voltage.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2014, 80; 63-69
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A Low Power and High Performance Hardware Design for Automatic Epilepsy Seizure Detection
Autorzy:
Rafiammal, S. Syed
Najumnissa, D.
Anuradha, G.
Mohideen, S. Kaja
Jawahar, P. K.
Mutalib, Syed Abdul
Powiązania:
https://bibliotekanauki.pl/articles/963923.pdf
Data publikacji:
2019
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
epilepsy detection
system on chip
implementation
Quadrature Linear Discriminant Analysis
hardware design
seizure detection
Opis:
An application specific integrated design using Quadrature Linear Discriminant Analysis is proposed for automatic detection of normal and epilepsy seizure signals from EEG recordings in epilepsy patients. Five statistical parameters are extracted to form the feature vector for training of the classifier. The statistical parameters are Standardised Moment, Co-efficient of Variance, Range, Root Mean Square Value and Energy. The Intellectual Property Core performs the process of filtering, segmentation, extraction of statistical features and classification of epilepsy seizure and normal signals. The design is implemented in Zynq 7000 Zc706 SoC with average accuracy of 99%, Specificity of 100%, F1 score of 0.99, Sensitivity of 98% and Precision of 100 % with error rate of 0.0013/hr., which is approximately zero false detection.
Źródło:
International Journal of Electronics and Telecommunications; 2019, 65, 4; 707-712
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of low power analog front-end for 13.56MHz RFID transponder
Autorzy:
Saleh, S.
Osman, M.
Hamdy, G.
Zaki, A.
Elsemary, H.
Powiązania:
https://bibliotekanauki.pl/articles/397985.pdf
Data publikacji:
2017
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
analog front frond
RFID
charge pump
OOK
pompa zasilająca
Opis:
This paper presents the design of 13.56MHz RF Front-end circuit for low-power medical applications. It converts RF power into DC and then extracts the clock and the data. The design includes rectifier, voltage multiplier, voltage regulator, data demodulator, ring oscillator, RF voltage limiter and LC matching network. It provides an excellent trade-off between high performance, simplicity of architecture, and low power consumption. It is designed to be fully integrated on chip. Simulation is done using 0.35-μm CMOS technology and the results are compared with other reported RFID systems. The total power consumption is adjusted to be around 4 μW at the minimum input power.
Źródło:
International Journal of Microelectronics and Computer Science; 2017, 8, 4; 146-149
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of Low–power 4-bit Flash ADC Using Multiplexer Based Encoder in 90nm CMOS Process
Autorzy:
Shylu Sam, D. S.
Sam Paul, P.
Jeba Jingle, Diana
Mano Paul, P.
Samuel, Judith
Reshma, J.
Sudeepa, P. Sarah
Evangeline, G.
Powiązania:
https://bibliotekanauki.pl/articles/2124770.pdf
Data publikacji:
2022
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
flash ADC
low power
dynamic comparator
encoder
Opis:
This work describes a 4-bit Flash ADC with low power consumption. The performance metrics of a Flash ADC depend on the kind of comparator and encoder used. Hence openloop comparator and mux-based encoder are used to obtain improved performance. Simulation results show that the simulated design consumes 0.265mW of power in 90nm CMOS technology using cadence-virtuoso software. The circuit operates with an operating frequency of 100MHz and a supply voltage of 1V.
Źródło:
International Journal of Electronics and Telecommunications; 2022, 68, 3; 565--570
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of broadband power line communication module for automatic meter reading
Autorzy:
Chen, Xia
Liu, Ling
Powiązania:
https://bibliotekanauki.pl/articles/949869.pdf
Data publikacji:
2020
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
automatic meter reading
low-power consumption
long-distance transmission
power line communication
Opis:
Low-power consumption and long-distance transmission are two problems that have to be solved by the application of broadband power line communication for the automatic meter reading system. To reduce the power consumption of the communication module, based on the analysis of the composition of the power consumption, some methods are proposed. From the communication chip level and the module circuit level, the design scheme of low-power consumption is given. To solve the problem of transmission distance, a frequency band of 2.44 MHz~5.6 MHz is used as the main working frequency band. The communication module supports multiple frequency bands. Using this feature, the optimal frequency band is adaptively selected for communication and automatic switching, which further improve the transmission distance. Field application shows that the above methods effectively decrease the power consumption of the communication module and extend the transmission distance.
Źródło:
Archives of Electrical Engineering; 2020, 69, 4; 771-780
1427-4221
2300-2506
Pojawia się w:
Archives of Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The Design Aspects for Ultra Low-Power, Low-Noise 90 nm CMOS Charge Sensitive Amplifier for the Active Pixel Detector
Autorzy:
Barzdenas, V.
Navickas, R.
Powiązania:
https://bibliotekanauki.pl/articles/1807954.pdf
Data publikacji:
2009-06
Wydawca:
Polska Akademia Nauk. Instytut Fizyki PAN
Tematy:
84.37.+q
07.77.Ka
Opis:
A falling particle in the digital registration systems for elementary particles active pixel detector induces electric charge, the value of which describes the parameters of the particle in the detector. Since the electric charge induced by a single particle is relatively weak, the detector signal is first processed (amplified and shaped) right in the zone of irradiation and only then transmitted further. This paper analyses the primary analogical registration electronics for digital registration systems for elementary particles active pixel detectors, which is charge sensitive amplifiers operating in the nanoampere region.
Źródło:
Acta Physica Polonica A; 2009, 115, 6; 1139-1140
0587-4246
1898-794X
Pojawia się w:
Acta Physica Polonica A
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 28

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies