- Tytuł:
-
Komputerowa weryfikacja układów cyfrowyh CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia
Computer verification of a cmos digital circuit created by subcircuits supplied by different voltages - Autorzy:
-
Szcześniak, W.
Kozieł, S.
Jendernalik, W.
Hasse, L.
Szcześniak, P. - Powiązania:
- https://bibliotekanauki.pl/articles/267925.pdf
- Data publikacji:
- 2007
- Wydawca:
- Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
- Tematy:
-
redukcja poboru mocy
weryfikacja układu
układy CMOS
reduction in power consumption
verification system
CMOS settings - Opis:
-
W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów Cn-1, Cn-2, …, Ci, … C0, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0 . Zbiór klastrów {Ci} został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie charakteryzujące się zmniejszeniem zapotrzebowania na moc zasilającą nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.
The paper presents results of a computer simulation of a CMOS digital circuit composed of Cn-1, Cn-2, …, Ci, … C0 clusters. The clusters are supplied with voltages Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0, respectively. Set of clusters {Ci} was created with aid of ECA (Evolutionary Clustering Algorithm) for reduction of power dissipated. The obtained result enables for power reduction without deteriorating the throughput of the designed CMOS circuit, measured as system latency. - Źródło:
-
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2007, 23; 105-108
1425-5766
2353-1290 - Pojawia się w:
- Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
- Dostawca treści:
- Biblioteka Nauki
Artykuł