Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układy rekonfigurowalne FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Implementacja sprzętowa odejmowania tła metodą ViBe w układzie FPGA
    Hardware implementation of the ViBe background subtraction method in FPGA
    Autorzy:
    Kryjak, T.
    Gorgoń, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/155000.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy rekonfigurowalne FPGA
    przetwarzanie i analiza obrazów
    generacja tła
    odejmowanie tła
    segmentacja obiektów ruchomych
    algorytm ViBe
    FPGA
    reconfigurable devices
    image processing and analysis
    background generation
    background subtraction
    moving object detection
    ViBe algorithm
    Opis:
    W artykule zaprezentowano implementację sprzętową nowatorskiego algorytmu odejmowania tła ViBe (ang. VIsual Background Extractor) w układzie rekonfigurowalnym FPGA. Metoda ta opiera się na odmiennej od dotychczas opisywanych i realizowanych koncepcji modelowania tła. W pracy dokonano oceny możliwości przeniesienia algorytmu na platformę sprzętową, pokazano dwie modyfikacje, które pozwoliły poprawić działanie metody oraz omówiono zrealizowany system sprzętowy. Według wiedzy autorów jest to pierwszy opis implementacji tego algorytmu w układzie FPGA.
    This paper presents a hardware implementation in the FPGA reconfigurable device of ViBe - a novel background subtraction algorithm. The method is based on a different, from those previously described and implemented, background modelling concept. It partly uses random numbers, which allowed us to significantly reduce the buffer size in relation to the standard methods like mean or median form a buffer. A detailed description of ViBe can be found in papers [6, 7, 8]. In this paper the role of background generation algorithms in image processing and analysis systems, with particular emphasis on hardware implementations is discussed (Section 1). The ViBe algorithm is described in Section 2. Then an analysis of the possibility of implementing ViBe in FPGA is presented (Section 3). Section 4 describes two proposed modifications: the use of the CIE Lab colour space and the enhanced flashing pixels detection method. Their desirability has been confirmed quantitatively using the "ChangeDetection" database [9]. A detailed description of the designed ViBe hardware module and image processing system is presented in Section 5. The scheme of the ViBe module is shown in Figure 5 and the whole system in Figure 4. Table 3 summarizes the hardware resource utilization. The proposed solution enables the detection of objects using the method ViBe and enables realtime processing of a colour 640 x 480 video stream at 60 frames per second. The obtained results confirm the high usefulness of FPGA in the implementation of advanced image processing and analysis algorithms.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1191-1194
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja w układach FPGA wybranych fragmentów metody szybkiej segmentacji obrazów
    FPGA implementation of selected parts of the fast image segmentation algorithm
    Autorzy:
    Żurek, D.
    Wielgosz, M.
    Jamro, E.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/155119.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    segmentacja obrazów
    wektory wspierające
    FPGA
    układy rekonfigurowalne
    picture segmentation
    supportive vectors
    reconfigurable logic
    Opis:
    Prezentowane w pracy badania dotyczą segmentacji obrazów metodą wektorów wspierających (ang. Support Vector Machine - SVM). Metoda ta opiera się na grupie kilkunastu wektorów wspierających, które posiadają cechy wybranych obiektów w obrazie. Implementacja przedstawionej procedury klasyfikacji wektorów wspierających została wykona zarówno programowo w języku C++ na procesorze ogólnego przeznaczenia AMD AthlonII P320 Dual-Core2.10 GHz, jak i sprzętowo w języku VHDL. Moduł klasyfikacji wektorów wspierających został zaimplementowany w układzie Xilinx Spartan 6.
    The paper presents preliminary implementation results of image segmentation for the SVM (Support Vector Machine) algorithm. SVM is a dedicated mathematical formula which allows extracting selective objects from an input picture and assign them to an appropriate class. Consequently, a black and white images reflecting occurrence of the desired feature are derived from an original picture fed into the classifier. This work is primarily focused on the FPGA implementation aspects of the algorithm as well as on comparison of the hardware and software performance. A human skin classifier was used as an example and implemented both in AMD AthlonII P320 Dual-Core2.10 GHz and Xilinx Spartan 6 FPGA. It is worth emphasizing that the critical hardware components were designed using HDL, whereas the less demanding standard ones such as communication interfaces, FIFO, FSMs were implemented in HLL (High Level Language). Such an approach allowed both shortening the design time and preserving high performance of the hardware classification module. This work is a part of the Synat project embracing several initiatives aiming at creation of a repository of images to which are to be assigned descriptive name according to their contents. Such a database of tagged images will significantly reduce the search time, since only picture tags will be processed instead of images, so the process will involve simple string operations rather than image recognition. The project is a huge challenge due to an immense volume of data collected over the past years denoted today as the Internet resources. Therefore, the core part of the undertaking is to design andimplement a classification system which should be both reliable and fast. In order to achieve the high performance of a search engine, the most computationally intensive operations are to be ported to hardware.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 871-873
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Obrazowe systemy FPGA w Laboratorium Biocybernetyki
    FPGA Imaging System In Biocybernetics Lab
    Autorzy:
    Gorgoń, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/274620.pdf
    Data publikacji:
    2011
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    przetwarzanie obrazu
    analiza obrazu
    systemy rekonfigurowalne
    układy FPGA
    image processing
    image analysis
    reconfigurable computing
    reconfigurable systems
    FPGA
    Opis:
    W artykule przedstawiono tematykę badań naukowych dotyczących implementacji systemów obrazowych FPGA, prowadzonych w Laboratorium Biocybernetyki Katedry Automatyki AGH. Pokazano główne kierunki badań na świecie i dokonano przeglądu literatury w zakresie implementacji przetwarzania i analizy obrazów w układach FPGA. Na tym tle pokazano prace wykonane w Laboratorium Biocybernetyki, wskazując na istotny aspekt energooszczędności implementacji FPGA.
    The paper presents the research topics concerning the implementation of FPGA imaging systems, conducted at the Biocybernetics Laboratory of Department of Automatics AGH-University of Science and Technology. Shows the main directions of research in the world and an overview of the literature in the field of FPGA-based image processing and analysis. On this background showing the work done at the Biocybernetics Laboratory, pointing to an important aspect of energy efficiency at FPGA systems.
    Źródło:
    Pomiary Automatyka Robotyka; 2011, 15, 12; 94-96
    1427-9126
    Pojawia się w:
    Pomiary Automatyka Robotyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
    On arithmetic operation implementation in a reconfigurable logic controller
    Autorzy:
    Milik, A.
    Pułka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155175.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowalne
    PLC
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.
    The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 842-844
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies