Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układ cyfrowy" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-6 z 6
    Tytuł:
    Hierarchical residue number systems with small moduli and simple converters
    Autorzy:
    Tomczak, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/907828.pdf
    Data publikacji:
    2011
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    arytmetyka cyfrowa
    układ cyfrowy
    resztowy system liczbowy
    digital arithmetic
    digital circuits
    residue number system
    VLSI
    Opis:
    In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2011, 21, 1; 173-192
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/152945.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
    The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1375-1377
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moorea
    Hardware reduction for Moore FSM implemented with CPLD
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/154725.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat Moore'a
    jednostka sterująca
    układ cyfrowy
    układy programowalne
    Moore finite-state-machine
    control unit
    logic circuit
    programmable logic device
    Opis:
    W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
    A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 714-717
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie procesora sygnałowego TMS320F2812 w cyfrowym sterowaniu silnikiem obcowzbudnym prądu stałego
    DSP TMS320F2812 application in digital control system of separately excited DC motor
    Autorzy:
    Sieklucki, G.
    Sykulski, R.
    Zdrojewski, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/320267.pdf
    Data publikacji:
    2008
    Wydawca:
    Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
    Tematy:
    przekształtnikowy napęd prądu stałego
    regulacja prędkości kątowej
    kryterium kształtu
    cyfrowy układ regulacji
    procesor sygnałowy DSP
    converter DC drive
    angular speed control
    form criterion
    digital control system
    processor DSP
    Opis:
    Przedstawiono standardową strukturę kaskadowego układu regulatorów w cyfrowym układzie sterowania napędem prądu stałego. Zaprezentowano metodę doboru nastaw regulatorów prądu i prędkości. Omówiono procesor DSP TMS320F2812 pod kątem zastosowania w układzie sterowania napędem elektrycznym. Omówione zagadnienia poparto wynikami badań laboratoryjnych.
    Standard structure of digital cascade controller system in DC drive is presented. Speed and current controller parameters selection methods are proposed. Processor DSP in converter DC drive is presented and result of this control system are discussed.
    Źródło:
    Elektrotechnika i Elektronika; 2008, 27, 1; 48-55
    1640-7202
    Pojawia się w:
    Elektrotechnika i Elektronika
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dobór nastaw regulatorów cyfrowych w mechatronicznym układzie wózka inwalidzkiego
    Selection of digital regulator settings for mechatronic system of invalid wheelchair
    Autorzy:
    Fręchowicz, A.
    Heyduk, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/1372817.pdf
    Data publikacji:
    2010
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Napędów i Maszyn Elektrycznych Komel
    Tematy:
    wózek inwalidzki
    silnik bezszczotkowy prądu stałego
    układ regulacji napędu
    regulator cyfrowy
    Opis:
    Development of drive systems with BLDC motors created the necessity of working out appropriate control systems. During last few years, when PM motors started to attain large powers, the cascade control system started to be commonly applied. This is a standard system, previously used in classical commutator dc machines. This systems contains "master" (superior) speed control loop and "slave" (inferior) current control loop. In both loops digital PI-type controllers are used, and the settings of internal loop controller are selected according to criterion known as "module optimum", while external loop controller settings are selected per "symmetry optimum" criterion. System built in accordance with these rules is characterised by significant over-regulations in transient states and that is why it must be additionally equipped with speed setter, which will smooth abrupt changes in set speed. The paper presents design of BLDC motor speed control system, its control algorithm and ways of selecting controller parameters; this motor is used in invalid wheelchair drive. Method of speed measurement, basing on testing the interval between subsequent changes in Hall sensors outputs is described. A summary of mathematical model of basic drive system elements is presented and the parameters are calculated. The current and speed waveforms in transient states are also shown, calculated with the help of mathematical model of the drive.
    Źródło:
    Maszyny Elektryczne: zeszyty problemowe; 2010, 88; 57-62
    0239-3646
    2084-5618
    Pojawia się w:
    Maszyny Elektryczne: zeszyty problemowe
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Digital filters parameters selection for hardware implementation in programmable devices
    Dobór parametrów filtrów cyfrowych dla implementacji sprzętowej na układach programowalnych
    Autorzy:
    Dąbrowski, D.
    Cioch, W.
    Jamro, E.
    Powiązania:
    https://bibliotekanauki.pl/articles/329160.pdf
    Data publikacji:
    2008
    Wydawca:
    Polska Akademia Nauk. Polskie Towarzystwo Diagnostyki Technicznej PAN
    Tematy:
    filtr cyfrowy
    układ programowalny
    parametry filtrów
    digital filter
    programmable device
    filter parameters
    Opis:
    This article regards hardware processing of diagnostic signals. It is solely devoted to the problem of bit-length accuracy of digital filter-coefficients with the application of fixed-point numbers. This problem has not been properly studied before, since arithmetic operations bit-width is usually fixed, e.g. 32 bits for DSPs or microprocessors. For programmable devices arithmetic bit-length may be freely selected. This research provides guidelines for proper selection of filter coefficient bit-length for a given filter-tap number and filter characteristics. Furthermore, different filter types are compared for the required minimum bit-length of coefficients.
    Artykuł dotyczy sprzętowego przetwarzania sygnałów diagnostycznych. Poświęcono go problemowi dokładności zapisu współczynników filtrów cyfrowych na liczbach stałoprzecinkowych. Ze względu na brak literaturowych doniesień na ten temat, celem opracowania było przedstawienie sposobu doboru parametrów filtrów cyfrowych tak, by przy sprzętowej realizacji stałoprzecinkowej jak najefektywniej wykorzystać rząd filtru. W artykule przedstawiono analizy wymaganej dokładność zapisu współczynników dla spełnienia założonych kryteriów filtru. Porównano różne rodzaje filtrów pod względem minimalnej ilości bitów potrzebnych do zapisu ich współczynników.
    Źródło:
    Diagnostyka; 2008, 4(48); 129-132
    1641-6414
    2449-5220
    Pojawia się w:
    Diagnostyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-6 z 6

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies