Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "układ FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 25
Tytuł:
Sprzętowa realizacja procesu dekompozycji lingwistycznej bazy wiedzy systemu wnioskowania przybliżonego
Hardware Implementation of the Knowledge Base Linguistic Decomposition of the Fuzzy Inference System
Autorzy:
Wyrwoł, B.
Powiązania:
https://bibliotekanauki.pl/articles/155723.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
funkcja przynależności
reguła rozmyta
baza wiedzy
wnioskowanie przybliżone
dekompozycja relacyjna
dekompozycja lingwistyczna
układ reprogramowalny FPGA
membership function
fuzzy rule
fuzzy relation
knowledge base
fuzzy inference
relational decomposition
linguistic decomposition
FPGA
Opis:
Metoda dekompozycji relacji rozmytych M. M. Gupty pozwala ograniczyć nakłady sprzętowe niezbędne w realizacji układowej systemów relacyjnych, jednak charakteryzuje się wysokim nakładem obliczeniowym. Tę niekorzystną własność można wyeliminować poprzez rozszerzenie metody podstawowej na płaszczyznę lingwistyczną. Podejście to pozwala wykorzystać uzyskane wyniki w realizacji zarówno systemów regułowych, relacyjnych, jak i mieszanych. W pracy przedstawiono sprzętowy modułu realizujący proces dekompozycji lingwistycznej bazy wiedzy zaimplementowany w systemie wnioskowania przybliżonego FPGA-FIS.
The hardware cost of the FATI relational fuzzy inference system can be reduced using M. M. Gupta's decomposition technique. It is based at projection operation defined for fuzzy relation. A lot of time is required to compute a global relation and a large memory to store it. In the paper has been proposed a modified M. M. Gupta's decomposition method expanded on linguistic level. It allows reducing hardware cost of the implementation of the FITA or FITA/FATI fuzzy inference systems. It can be implemented as a hardware unit in an FPGA structure to decrease an initialization time of the FPGA-FIS system.
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 33-35
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja algorytmu korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej w układzie programowalnym
Implementation of response nonuniformity correction algorithm of microbolometer focal plane array in programmable logic device
Autorzy:
Orżanowski, T.
Sosnowski, T.
Kastek, M.
Powiązania:
https://bibliotekanauki.pl/articles/156248.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikrobolometr
korekcja niejednorodności
układ FPGA
micobolometer
nonuniformity correction
FPGA device
Opis:
W artykule jest przedstawiony algorytm korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej oraz jego implementacja w układzie programowalnym FPGA. Algorytm NUC (nonuniformity correction) łączy właściwości korekcji jednopunktowej i korekcji dwupunktowej, które są stosowane do kompensacji niejednorodności odpowiedzi matrycy detektorów podczerwieni. Podstawowa różnica między zaproponowanym algorytmem NUC a standardowym algorytmem korekcji dwupunktowej jest w sposobie wyznaczania współczynników korekcji przesunięć charakterystyk poszczególnych mikrobolometrów w matrycy. Pozwala to zredukować liczbę operacji matematycznych wykonywanych sprzętowo podczas korekcji do jednego mnożenia i dwóch operacji dodawania. Wszystkie moduły cyfrowe użyte do przetwarzania sygnału wyjściowego z matrycy, zbierania danych i wyświetlania obrazu zostały zaprojektowane za pomocą zestawu laboratoryjego Altera DSP Development Kit Stratix II Edition. Zaproponowany algorytm NUC był testowany z matrycą mikrobolometryczną 384´288 pikseli o rozmiarze detektora 35 žm firmy ULIS (Francja). Podczas badań uzyskano niejednorodność odpowiedzi matrycy mikrobolometrycznej po korekcji NUC poniżej 0,16 % (std dev/mean) dla zakresu temperatury ciała czarnego od 20 °C do 50 °C i zmiany temperatury otoczenia š2.5 °C. Niejednorodność odpowiedzi matrycy bez korekcji wynosiła 8,1 %.
A nonuniformity correction (NUC) algorithm for microbolometer infrared focal plane array (FPA) and its implementation on a field programmable gate array (FPGA) device are presented. The NUC algorithm integrates features of the one-point correction and the two-point correction (TPC) to compensate FPA response nonuniformity. The main difference between the proposed NUC algorithm and the standard TPC is in the way of offset coefficients evaluation for individual microbolometers in FPA. It allows reducing the number of mathematical operations performed by hardware to one multiplication and two additions. All digital modules for processing of FPA output, data collection, and image displaying have been designed by the use of the Altera DSP Development Kit Stratix II Edition. The proposed NUC algorithm was tested with the ULIS 384´288 microbolometer FPA with 35žm pixel-pitch. During tests the microbolometer FPA response nonuniformity (RNU) after correction was obtained under 0.16% (std dev/mean) at the blackbody temperature range from 20°C to 50°C and the ambient temperature change of š2.5°C. The RNU value was equaled 8.1% without any correction.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 526-528
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Methods of designing of compositional microprogram control units with mutual memory
Metody projektowania mikroprogramowanych jednostek sterujących o adresowaniu wspólnym
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Janik, A.
Powiązania:
https://bibliotekanauki.pl/articles/156222.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
programowalny układ FPGA
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Opis:
In the article four designing methods of Compositional Microprogram Control Unit (CMCU) will be described and compared. The first one - with mutual memory - is traditional way of synthesis of CMCU. Here operational vertices of the initial flow chart that describes the functionality of control units are replaced with operational linear chains that permit to minimize the number of internal states of the controller. Three remaining methods are based on the CMCU with mutual memory; however there are additional improvements that allow reducing the number of logic elements that are required for implementation of CMCU on programmable device. Detailed results of investigations will be shown in the paper. Authors have performed researches where over 100 benchmarks (descriptions of CMCU) were designed with all four methods and implemented on an FPGA. Results of implementation will be studied and analyzed in detail and described in the paper.
W referacie zaprezentowane zostaną cztery metody projektowania mikroprogramowanych jednostek sterujących. Pierwsza metoda to tradycyjny sposób syntezy sterownika o adresowaniu wspólnym. Na jej podstawie opracowane zostały trzy inne metody projektowania mikroprogramowanych układów sterujących. Wprowadzono modyfikacje w strukturze sterownika, których głównym celem była redukcja liczby wykorzystanych elementów logicznych podczas implementacji systemu w matrycach FPGA. W artykule przedstawione zostaną szczegółowe wyniki badań przeprowadzonych przez autorów. Każdy sterownik zaprojektowano wszystkimi czterema metodami, a następnie przeprowadzono operacje syntezy oraz implementacji. Końcowe wyniki zajętości poszczególnych wersji w programowalnych matrycach FPGA zostaną szczegółowo przeanalizowane.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 493-495
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza mikroprogramowanych układów sterujących z identyfikacją wyjść oraz dekoderem funkcji
Synthesis of compositional microprogram control units with outputs identification and function decoder
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Powiązania:
https://bibliotekanauki.pl/articles/156316.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
dekoder funkcji
programowalny układ FPGA
compositional microprogram control unit (CMCU)
function decoder
field programmable gate array (FPGA)
Opis:
W artykule zaprezentowana zostanie metoda umożliwiająca zmniejszenie liczby wyjść oraz funkcji logicznych modułów wewnętrznych układu sterującego poprzez zastosowanie identyfikacji wyjść łańcuchów bloków operacyjnych. Ponadto wprowadzony zostanie dodatkowy blok dekodera funkcji, który może zostać zrealizowany z wykorzystaniem dedykowanych bloków pamięci, co znacznie pozwala zmniejszyć liczbę elementów logicznych matryc FPGA. Szczegółowe badania przeprowadzone przez autorów potwierdzają skuteczność proponowanej metody. W porównaniu ze standardowym sposobem projektowania układów mikroprogramowanych, rozwiązanie wykorzystujące dekoder funkcji pozwala zmniejszyć liczbę wykorzystanych bloków logicznych średnio o 36%.
A new synthesis method of compositional microprogram control unit (CMCU) is presented in the article. The method is based on the modification in the traditional solutions. Application of an additional block - function decoder - permits to reduce the number of logic blocks used for implementation of the CMCU on FPGA. All steps required in order to synthesize CMCU with function decoder will be shown. Detailed investigations conducted by authors have shown that the proposed method permits to decrease the FPGA area used for implementation of the control unit up to 36% compared with traditional solutions.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 585-587
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie liniowych rejestrów pierścieniowych do testowania połączeń w układach FPGA
On Application of Ring Linear Feedback Shift Registers to Testing of Interconnects in FPGAs
Autorzy:
Hławiczka, A.
Gucwa, K.
Garbolino, T.
Powiązania:
https://bibliotekanauki.pl/articles/156314.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
liniowy rejestr pierścieniowy
testowanie połączeń
lokalizacja uszkodzeń
identyfikacja uszkodzeń
sygnatura
słownik diagnostyczny
układ FPGA
ring linear feedback shift register
interconnect testing
fault localization
fault identification
signature
fault dictionary
field programmable gate array (FPGA)
Opis:
Praca poświęcona jest dedykowanemu konkretnej aplikacji testowaniu połączeń w układach FPGA. Na czas testowania komórki układu FPGA wchodzące w skład realizowanej aplikacji są przekształcane w elementy układu RL-BIST. Do budowy takiego układu został wybrany pierścieniowy rejestr LFSR, którego n pętli sprzężeń zwrotnych jest w trakcie testowania liniami testowanej magistrali połączeń. Na podstawie sygnatury otrzymanej w układzie RL-BIST stwierdza się czy testowana magistrala połączeń jest sprawna a w oparciu o słownik diagnostyczny można także zlokalizować uszkodzone połączenia oraz zidentyfikować typ uszkodzenia. Skuteczność zaproponowanej metody testowania połączeń w FPGA została poparta obszernymi wynikami eksperymentalnymi.
Due to rapidly growing complexity of FPGA circuits application-dependent techniques of their testing become more and more often exploited for manufacturing test instead of application'independent methods. In such the case not all but only a part of FPGA resources (i.e. CLBs and interconnects) is a subject of testing - the part that is to be used by the concrete target application. The work is devoted to application-dependent testing of interconnects in FPGA circuits. For the test period the CLBs being the parts of the application are reconfigured so they implement elements (i.e. XOR gates and D-type flip-flops) of a RL-BIST structure based on a ring linear feedback shift register (R-LFSR). FPGA interconnections under test (IUTs) or at least their part are feedback lines of the R-LFSR. The R-LFSR is first initialised with a randomly chosen seed and than run for several clock cycles. Next the final state of the R-LFSR - a signature - is red by an ATE (Automatic Test Equipment). The value of the signature determines whether IUTs are fault free or faulty. Moreover, on the basis of the signature and with the use of a fault dictionary one may localise faulty interconnections in the FPGA and identify types of faults. The FPGA is afterwards reconfigured so the other set of IUTs becomes feedback lines of the R-LFSR. The above procedure is repeated until all FPGA interconnections belonging to the target application are tested. Efficacy of the proposed approach to testing of FPGA interconnects is supported by experimental results.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 594-597
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda syntezy mikroprogramowanego układu sterującego z rozszerzonym formatem mikroinstrukcji
Synthesis method for CMCU with extended microinstruction format
Autorzy:
Barkalov, A. A.
Titarenko, L.
Bieganowski, J.
Powiązania:
https://bibliotekanauki.pl/articles/154329.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
CPLD
FPGA
compositional microprogram control unit (CMCU)
CMCU
Opis:
W artykule przedstawiono metodę syntezy mikroprogramowanego układu sterującego ze wspólną pamięcią i rozszerzonym formatem mikroinstrukcji. Metoda jest zorientowana na zmniejszenie rozmiaru układu adresowego poprzez umieszczenie kodów klas łańcuchów pseudorównoważnych w pamięci sterującej. Uzyskuje się w ten sposób uproszczenie funkcji przejść części adresowej układu, co przekłada się na redukcję zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD i FPGA. W artykule zamieszczono wprowadzenie teoretyczne, przykład zastosowanie metody oraz wyniki badań uzyskane podczas syntezy testowych sieci działań przy użyciu oprogramowania Xilinx ISE 10.2 dla układów Xilinx Virtex II. Na postawie uzyskanych wyników można stwierdzić, że dla liniowych sieci działań uzyskuje się średnią redukcję rozmiaru układu na poziomie około 50% w porównaniu do podstawowego wariantu mikroprogramowanego układu sterującego.
The paper presents a new synthesis method of Compositional Microprogram Control Unit (CMCU) with Common Memory and Extended Microinstructions for programmable logic devices such as CPLD and FPGA. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [3]. The problem of optimization of CU is still actual in computer science and it solution allows decreasing the cost of the system [2]. The proposed method is oriented on reduction of CMCU addressing circuit hardware by placing pseudoequivalent class codes in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [2]. When class codes are stored in the control memory, the transition function is simplified and the addressing circuit hardware amount is reduced compared with the CMCU base structure. The method can be applied when control algorithm to be implemented is linear i.e. the number of operational vertices exceeds the 75% of total number of vertices of Graph Scheme of Algorithm (GSA) to be implemented. The research results show that use of the method for tested GSAs gives on average 50% decrease in hardware amount in comparison with CMCU base structure (Tab. 4). The results were obtained in Xilinx ISE. The CMCU models were generated by our software and described in VHDL.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 488-490
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projektowanie sterowników mikroprogramowanych z wykorzystaniem bloków pamięci układów programowalnych
Design of microprogrammed controllers with dedicated memory blocks
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Halang, W. A.
Powiązania:
https://bibliotekanauki.pl/articles/151796.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik mikroprogramowany (mikroprogramowany układ sterujący)
programowalny układ FPGA
Microprogrammed Controller (Compositional Microprogram Control Unit)
field programmable gate array (FPGA)
Opis:
W artykule zaprezentowana zostanie nowa metoda projektowania sterowników mikroprogramowanych. W proponowanym rozwiązaniu zarówno moduł pamięci, jak i część adresująca sterownika realizowane są z wykorzystaniem dedykowanych bloków pamięci układów programowalnych. Dzięki temu układ sterujący może zostać w łatwy sposób zweryfikowany pod kątem bezpieczeństwa. Ponadto zredukowana zostaje liczba wykorzystanych elementów logicznych, które są niezbędne do implementacji układu sterującego w matrycach programowalnych. Trzecią istotną korzyścią proponowanej metody jest możliwość zastosowania częściowej rekonfiguracji zarówno części zarządzającej jak i modułu pamięci sterownika. Idea metody zostanie zilustrowana przykładem. Pokazane zostaną wszystkie kroki, które są niezbędne do realizacji układu z wykorzystaniem proponowanej metody.
A compositional microprogram control unit (also called a microprogrammed controller) is a multi-level device whose control unit consists of two main units. The first one is responsible for addressing microinstructions that are kept in a control memory. It is a simple finite-state machine. The role of the second unit is to hold and generate adequate microinstructions. Such a solution permits to minimize the number of logic elements required to implement the control unit. Therefore, wider areas of the target device can be accessed by other modules of the designed system. The control memory can be implemented using either logic elements or dedicated memory blocks of a chip. In this paper a new design method of microprogrammed controllers is proposed. Its idea is to implement the addressing part of microprogrammed controllers with memories. This kind of solutions has three main advantages. First of all, such designs can easily be verified thanks to the regular structure of memories, which fosters the inherent safety of entire control units. Moreover, in such a case the design is implemented with a System-on-Programmable-Chip (SoPC), the additional resources available there in form of programmable devices may be used. It is possible to implement the addressing part of a control unit with dedicated memory blocks of an SoPC, which results in a reduction of logic elements (especially look-up tables) required. Finally, the concept allows application of partial reconfiguration of an SoPC. Thus, the functionality of the whole controller can be easily and quickly modified. The proposed method is illustrated by an example. All steps required in order to design and prototype microprogrammed controllers based on the presented concept are shown in detail.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 569-571
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja operacji mnożenia o skróconej szerokości w układach FPGA
FPGA implementation of reduce-width multiplier
Autorzy:
Jamro, E.
Wielgosz, M.
Wiatr, K.
Powiązania:
https://bibliotekanauki.pl/articles/154019.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożący
układy FPGA
FPGA
fixed-width multiplier
Opis:
Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.
The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 669-671
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mikroprogramowany układ sterujący z współdzieleniem kodów oraz mikroinstrukcjami sterującymi
Compositional microprogram control unit with code sharing and control microinstructions
Autorzy:
Barkalov, A.
Titarenko, L.
Bieganowski, J.
Powiązania:
https://bibliotekanauki.pl/articles/154793.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
współdzielenie kodów
łańcuch bloków operacyjnych
tabela LUT
osadzony blok pamięci
compositional microprogram control unit (CMCU)
code sharing
operational linear chain
field programmable gate array (FPGA)
lookup table
design
Embedded Memory Block
Opis:
W artykule przedstawiona została metoda syntezy umożliwiająca zmniejszenie liczby tablic LUT potrzebnych do realizacji układu mikroprogramowanego z współdzieleniem kodów. Metoda jest przeznaczona dla układów FPGA z osadzonymi blokami pamięci. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca z użyciem osadzonych bloków pamięci. Redukcję liczby tablic LUT osiągnięto dzięki wykorzystaniu klas łańcuchów pseudorównoważnych. W artykule przedstawiono przykład zastosowania proponowanej metody oraz rezultaty eksperymentów.
The paper presents new research results of synthesis of Composi-tional Microprogram Control Unit (CMCU) with Codes Sharing. The method allows reduction of look-up table elements in the combina-tional part of the control unit. The method assumes application of field-programmable gate arrays for implementation of the combinational part, whereas embedded-memory blocks are used for implementation of its control memory. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [16, 18]. The problem of the CU optimisation is still actual in computer science and it solution permits to decrease the cost of the system [17]. The proposed method is oriented on reduction of hardware amount of CMCU addressing circuit by placing codes of classes of pseudoequivalent states in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [4]. The research results show that application of the method to tested control algorithms gives on average 50% decrease in hardware amount when compared to CMCU based structure (Tab. 2). The results were obtained using Xilinx ISE. The models of control units were generated by the authors' software using the control algorithms from [15].
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 780-783
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Reduction in the number of LUT elements for control units with code sharing
Autorzy:
Barkalov, A.
Titarenko, L.
Bieganowski, J.
Powiązania:
https://bibliotekanauki.pl/articles/908135.pdf
Data publikacji:
2010
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
mikroprogramowany układ sterujący
współdzielenie kodów
układ programowalny
tablica przeglądowa
field programmable gate array (FPGA)
lookup table
design
Embedded Memory Block
compositional microprogram control unit (CMCU)
code sharing
operational linear chain
Opis:
Two methods are proposed targeted at reduction in the number of look-up table elements in logic circuits of compositional microprogram control units (CMCUs) with code sharing. The methods assume the application of field-programmable gate arrays for the implementation of the combinational part of the CMCU, whereas embedded-memory blocks are used for implementation of its control memory. Both methods are based on the existence of classes of pseudoequivalent operational linear chains in a microprogram to be implemented. Conditions for the application of the proposed methods and examples of design are shown. Results of conducted experiments are given.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2010, 20, 4; 751-761
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Design of microprogrammed controllers to be implemented in FPGAs
Autorzy:
Wiśniewski, R.
Barkalov, A.
Titarenko, L.
Halang, W. A.
Powiązania:
https://bibliotekanauki.pl/articles/907791.pdf
Data publikacji:
2011
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
jednostka sterująca
sterownik mikroprogramowany
układ FPGA
control unit
microprogrammed controller
field programmable gate array (FPGA)
Opis:
In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2011, 21, 2; 401-412
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja sprzętowa algorytmu MD5 w układach FPGA z użyciem mikroprogramowanego układu sterującego
Hardware implementation of MD5 algorithm in FPGAs using compositional microprogram control unit
Autorzy:
Barkalov, A.
Titarenko, L.
Bieganowski, J.
Powiązania:
https://bibliotekanauki.pl/articles/155117.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
osadzony blok pamięci
algorytm MD5
FPGA
MD5
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Embedded Memory Block
Opis:
W artykule przedstawiona została koncepcja implementacji sprzętowej algorytmu MD5 z wykorzystaniem mikroprogramowanego układu sterującego. Cechą charakterystyczną rozwiązania jest wykorzystanie osadzonych bloków pamięci do realizacji układu sterującego. Przedstawione rozwiązanie jest przeznaczone przede wszystkim do realizacji w układach FPGA. W artykule przedstawione zostały wyniki syntezy kilku wybranych struktur układów mikroprogramowanych. Otrzymane wyniki zostały porównane do typowej realizacji w postaci automatu Moore'a.
The paper presents an example of application of Compositional Microprogram Control Unit (CMCU) to hardware implementation of MD5 algorithm. The MD5 algorithm is a widely used hash function with a 128-bit hash value. MD5 is used in many security applications, for example to hash passwords in FreeBSD operating system [14]. MD5 is also commonly used to check the integrity of files. MD5 was designed by Ron Rivest in 1991 [10]. Other similar algorithms are SHA [7] and RIPEMD [6]. The hardware implementation of MD5 in FPGAs is usually based on embedded memory blocks (EMB) because the algorithm uses a lot of constants during calculations [8]. In the paper the authors present an alternative solution in which constants are generated by CMCU (Fig. 3) circuit. The CMCU is also based on EMB. It can generate constants for MD5 and also signals for other tasks. The research results show that CMCU requires less hardware amount when compared to traditional Moore FSM (Tab. 1). The results were obtained using Xilinx ISE 12.1 and Xilinx Spartan-3 (xc3s50-5pq208) [13]. The models of control units were generated by the authors' software.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 868-870
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A rationalized structure of processing unit to multiply 3x3 matrices
Zracjonalizowana struktura jednostki procesorowej do mnożenia macierzy trzeciego stopnia
Autorzy:
Cariow, A.
Sysło, W.
Cariowa, G.
Gliszczyński, M.
Powiązania:
https://bibliotekanauki.pl/articles/156551.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
matrix multiplier
hardware complexity reduction
FPGA implementation
Opis:
This paper presents a high-speed parallel 3x3 matrix multiplier structure. To reduce the hardware complexity of the multiplier structure, we propose to modify the Makarov's algorithm for 3?3 by 3?3 matrix multiplication. The process of matrix product calculation is successively decomposed so that a minimal set of multipliers and fewer adders are used to generate partial results which are combined to generate the final results. Thus, our proposed modification reduces the number of adders compared to the direct implementation of the Makarov's algorithm, and takes advantage of parallelism of calculation offered by field-programmable gate arrays (FPGA's).
W pracy została przedstawiona struktura jednostki procesorowej do wyznaczania iloczynu dwóch macierzy trzeciego stopnia. W odróżnieniu od implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego 27 układów mnożących proponowana równoległa struktura wymaga tylko 22 układa mnożących. A ponieważ układ mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to minimalizacja układów mnożących przy projektowaniu mikroelektronicznych jednostek procesorowych jest sprawą nadrzędną. Zasada budowy proponowanej jednostki oparta jest na realizacji autorskiej modyfikacji metody Makarova, z tym, że implementacja naszej modyfikacji wymaga o 38 sumatorów mniej niż implementacja metody Makarova. Zaproponowana struktura może bycz z powodzeniem zastosowana do akceleracji obliczeń w podsystemach cyfrowego przetwarzania danych zrealizowanych na platformach FPGA oraz zaimplementowana w dowolnym środowisku sprzętowym, na przykład zrealizowana w postaci układu ASIC. W tym ostatnim przypadku niewątpliwym atutem wyróżniającym przedstawione rozwiązanie jest to, że zaprojektowany w ten sposób układ będzie zużywać mniej energii oraz wydzielać mniej ciepła.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 677-680
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja regulatora PID w układzie FPGA do sterowania aktywnym zawieszeniem magnetycznym z magnesami trwałymi
The FPGA implementation of the PID controller for the active magnetic bearing with permanent magnets
Autorzy:
Brzozowski, B.
Henzel, M.
Mazurek, P.
Powiązania:
https://bibliotekanauki.pl/articles/276703.pdf
Data publikacji:
2012
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
układ FPGA
regulator PID
zawieszenie magnetyczne
FPGA
PID algorithms
magnetic bearing
Opis:
Artykuł opisuje sposób implementacji cyfrowego algorytmu PID do zastosowania w sterowaniu aktywnym zawieszeniem magnetycznym. Do przetworzenia danych pomiarowych w tym układzie wykorzystane zostały przetworniki analogowo-cyfrowe i cyfrowo-analogowe z interfejsem równoległym. Algorytm sterowania został opracowany i przetestowany na płytkach ewaluacyjnych z układami FPGA. Otrzymane wyniki porównano z charakterystykami symulacyjnymi uzyskanymi w pakiecie MATLAB/Simulink. W artykule szczegółowo opisano układ sterowania z regulatorem PID.
In this article was presented an PID algorithm and its implementation in the control system of an active magnetic bearing. For input and output analog data parallel converters from Texas Instruments were used too. Digital PID algorithms were implemented and tested on FPGA chips from Xilinx Spartan Family. Results were compared with the results of PID controller simulated in Matlab/Simulink. The control system with the most optimal PID algorithm's implementation and adjustment was detailed.
Źródło:
Pomiary Automatyka Robotyka; 2012, 16, 2; 437-442
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Kodowanie klas POLC w mikroprogramowanych układach sterujących
The encoding of POLC classes in microprogram control units
Autorzy:
Barkalov, A.
Titarenko, L.
Bieganowski, J.
Powiązania:
https://bibliotekanauki.pl/articles/156383.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ mikroprogramowany
współdzielenie kodów
łańcuch bloków operacyjnych
układ FPGA
tablica LUT
osadzony blok pamięci
microprogram control unit
code sharing
FPGA
LUT
embedded memory
Opis:
W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 97-100
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 25

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies