Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "synteza logiczna" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-35 z 35
    Tytuł:
    Utilizing Common Information in Disjoint Decomposition of Multioutput Boolean Functions
    Wykorzystanie wspólnej informacji w dekompozycji rozłącznej wielowyjściowych funkcji boolowskich
    Autorzy:
    Morawiecki, P.
    Rawski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156266.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    dekompozycja funkcjonalna
    logic synthesis
    functional decomposition
    Opis:
    In the article it is described a new method of using a disjoint decomposition as a part of a functional decomposition. The functional decomposition has important applications in many fields of modern engineering and science (FPGA synthesis, information systems, neural networks and many others). The presented algorithm is dedicated to multioutput boolean functions. The concept is based on dividing the complex function into single output functions and then utilizing common information existing in these functions. To test the algorithm, the prototype tool was implemented and the results are presented in the paper.
    W artykule zostanie przedstawiona nowa metoda wykorzystania dekompozycji rozłącznej jako elementu dekompozycji funkcjonalnej. Dekompozycja funkcjonalna ma zastosowania w wielu dziedzinach elektroniki, informatyki czy telekomunikacji (np. synteza układów FPGA, systemy informacyjne, sieci neuronowe, synteza filtrów cyfrowych). Zaproponowany algorytm dedykowany jest wielowyjściowym funkcjom boolowskim. Działanie algorytmu bazuje na dekompozycji równoległej i wykorzystaniu wspólnej informacji tkwiącej w dekomponowanych podfunkcjach.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 559-561
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza układów kombinacyjnych na jednym uniwersalnym układzie PAL z wykorzystaniem montażowego łączenia wyjść
    Synthesis of combinatorial logic on single PAL device using wired-or method of PAL outputs joining
    Autorzy:
    Solov'ev, V.
    Klimowicz, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/341115.pdf
    Data publikacji:
    2002
    Wydawca:
    Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
    Tematy:
    synteza logiczna
    układy kombinacyjne
    logic synthesis
    combinatorial logic
    Opis:
    W artykule został opisany algorytm syntezy układów kombinacyjnych z łączeniem montażowym wyjść, dopuszczający użycie tylko jednego uniwersalnego układu PAL, a także jego modyfikacje pozwalające zastosować ten algorytm do syntezy na jednym "klasycznym" układzie PAL oraz do syntezy na jednym bloku funkcjonalnym złożonego układu programowalnego. Algorytm wykorzystuje właściwości architektury współczesnych uniwersalnych układów PAL, takie jak różna liczba linii iloczynów podłączona do jednej makrokomórki i możliwość wyboru polaryzacji sygnału wyjściowego. Określono też warunki realizacji systemu funkcji boolowskich przy pomocy tego algorytmu. Wyniki działania algorytmu porównano z innymi znanymi metodami oraz z wynikami uzyskanymi za pomocą systemu MAX+Plus II.
    This article contains a description of an algorithm of synthesis of combinatorial logic schemes, which uses wired-OR method of joining outputs, limited to use only one universal PAL device and some modifications, which allow to use this algorithm to synthesis on single "classic" PAL device and one functional block of complex programmable device. This algorithm uses features of modern universal PAL devices, such as different number of terms connected to single macrocell and possibility of selection of output signal polarity. Conditions allowing to realize boolean function system using this algorithm are described. Work results are compared
    Źródło:
    Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2002, Z.1; 219-233
    1644-0331
    Pojawia się w:
    Zeszyty Naukowe Politechniki Białostockiej. Informatyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL
    Application of BDD in Logic Synthesis for PAL-based Devices
    Autorzy:
    Milik, A.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/155584.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    BDD
    PAL
    PLD
    synteza logiczna
    dekompozycja
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono zastosowanie diagramów BDD w procesie syntezy dla układów typu PAL. Diagramy BDD wykorzystywane są w procesie dekompozycji funkcji w celu szybkiego wyszukania możliwych do implementacji w pojedynczej komórce PAL podukładów.
    The paper presents the BDD based method of function decomposition for PAL-based devices. A BDD diagram is successfully used for function mapping for LUT based FPGAs [3]. In opposite to LUT-based circuits PAL-based devices are limited in number of products while number of inputs to the block is large (Fig. 1). Before decomposition procedure can be applied, function variables are ordered. Decomposition procedure searches BDD tree for suitable decomposition starting from variables with the largest index (just above terminals 0 and 1). When satisfying function is found its subtree is substituted by node that belong to newly created variable (Fig. 3 a,b,c,d). Procedure is applied iteratively until root node is reached. Decomposition procedure efficiency is proofed with use of ISCAS LG89 benchmarks. Obtained implementation results are compared to classical approach in Tab. 1.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 118-120
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza odwracalnych układów logicznych oparta na sieciach Closa
    Clos switching network based reversible circuit synthesis
    Autorzy:
    Szyprowski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/154679.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    odwracalne układy logiczne
    synteza logiczna
    reversible logic circuits
    logic synthesis
    Opis:
    W pracy zaprezentowany jest efektywny obliczeniowo algorytm syntezy układów odwracalnych oparty na komutacji połączeń w sieci przełączającej Closa. Zaproponowano heurystyki, które zmniejszają koszt generowanych układów. Dla układów o 3 wejściach i wyjściach podstawowa wersja algorytmu generuje układy o średnim koszcie równym 131,1% kosztu układu optymalnego, zaś pokazane heurystyki zmniejszają go do 113,7%.
    Synthesis of reversible Boolean functions (i.e. bijective mappings) is an emerging research area, mainly motivated by advances in quantum computing, nanotechnologies and low power design. The paper describes a computationally efficient reversible circuit synthesis algorithm. The presented synthesis algorithm decomposes the permutation realized by a reversible function into simpler permutations, which can be then directly mapped to reversible gates. The decomposition is based on the combinatorial theorems used by the Clos switching networks. In the paper analysis of the algorithm computational complexity is performed as well as some new heuristic modifications are proposed. These heuristics decrease the cost of generated circuits and reduce the required computation time. For all 3-input, 3-output reversible functions, the basic algorithm generates circuits that are 131.1% larger than the optimal one, while the introduced heuristics reduce it to 113.7%.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 735-738
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR
    Logic synthesis dedicated for CPLDs with XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/155710.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego ideą przewodnią jest wykorzystanie elementu XOR występującego w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest problem poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy
    This paper presents conception of logical synthesis for CPLDs. Proposed solution bases on column decomposition. The main idea of presented logic synthesis is based on utilization of XOR gates in CPLDs. In proposed conception of logic synthesis we seek of the complement column patterns in partition matrix. This is main idea for utilization XOR gates in PAL-based logical blocks.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 54-56
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
    An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs
    Autorzy:
    Deniziak, S.
    Wiśniewski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156214.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja funkcji symbolicznych
    FPGA
    synteza logiczna
    functional decomposition
    logic synthesis
    Opis:
    W pracy przedstawiona jest metoda symbolicznej dekompozycji funkcji z wielowartościowymi wejściami. Poprzez zastosowanie funkcjonalnej dekompozycji symbolicznej, proces kodowania binarnego wartości wejść jest zintegrowany z dekompozycją. Algorytmy optymalizacji stosowane w metodzie mają na celu minimalizację kosztu implementacji funkcji w układach FPGA. Wyniki wykonanych eksperymentów wykazują dużą efektywność opracowanej metody, dla większości benchmarków uzyskano znacznie lepsze wyniki niż w dotychczas stosowanych metodach.
    In this paper a method for decomposition of functions with multi-valued inputs is presented. Decomposition is performed simultaneously with encoding of symbolic values. In this way an impact of input encoding on decomposition efficiency is taken into consideration during optimization. The goal of our method is to find encoding that maximally simplifies functional decomposition. Input encoding is built in balanced decomposing strategy based on parallel end serial functional decompositions. Experimental results showed that the presented method significantly reduces the cost of FPGA implementations for most evaluated benchmarks.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 489-492
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dekompozycja zespołu funkcji wykorzystująca elementy XOR
    Decomposition of a multi-output function based on utilization of XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/156220.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL, zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
    This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method, which enables implementation of the multi-output Boolean function by the means of the PAL-based logic blocks, containing a definite number of terms and XOR gates.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 502-504
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR
    Logic synthesis on PAL-based CPLDs using XOR-gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/209616.pdf
    Data publikacji:
    2007
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego główną ideą jest wykorzystanie elementu XOR znajdującego się w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest zagadnienie poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy XOR. W procesie poszukiwania dopełnień wzorców wykorzystano oryginalną metodę kolorowania wierzchołków grafu niezgodności i dopełnień kolumn.
    This paper presents a conception of logical synthesis for CPLDs. Proposed solution bases on bases on column decomposition. The main idea of the presented logic synthesis is bases on utilization of XOR gates in CPLDs. In the proposed conception of logic synthesis we seek the complement column patterns in a partition matrix. This is a main idea for utilization of PAL-based logical blocks.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2007, 56, 3; 229-241
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
    Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/209465.pdf
    Data publikacji:
    2009
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Opis:
    W artykule przedstawiono koncepcję syntezy logicznej przeznaczonej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
    This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method enabling implementation of the multi-output Boolean function by the means of the PAL-based logic blocks containing a definite number of terms and XOR gates.
    Źródło:
    Biuletyn Wojskowej Akademii Technicznej; 2009, 58, 3; 379-387
    1234-5865
    Pojawia się w:
    Biuletyn Wojskowej Akademii Technicznej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
    The XOR oriented logic synthesis
    Autorzy:
    Ławrocki, Ł.
    Czerwiński, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/153989.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    CPLD
    PAL
    XOR
    synteza logiczna
    dekompozycja
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono nową metodę syntezy logicznej przeznaczonej dla matrycowych struktur programowalnych CPLD. Opisywana metoda wykorzystuje elementy znane z rozłącznej dekompozycji Curtisa, jednocześnie pozwalając ukierunkować syntezę logiczną na efektywne wykorzystanie elementu XOR. Wstępne wyniki eksperymentów potwierdzają skuteczność opracowanej metody syntezy logicznej.
    This paper presents XOR-based logic synthesis approach for CPLD devices. A novel decomposition-based logic synthesis is introduced in the paper. The method is based on the Curtis functional decomposition and is developed paying special attention to utilizing XOR gates. As opposed to the Curtis functional decomposition, the number of complements of column patterns in described method is known, and it isn't greater than four. This feature allows carrying out the process of decomposition using only n-1 column patterns, with n occurring in the logical function. Each pattern appears in a logical function, so it is linked to a number of vectors. The process of decomposition should be carried out in such a way, that pattern excluded from the analysis was related to the greatest possible number of vectors. This implies to obtain the best result of decomposition of logic functions. The way of encoding column patterns is also presented in the paper. The described method was compared with the method in the Quartus II. Primary experimental results, carried out using thirteen benchmarks, prove an effectiveness of the method. Ten percentage improvement in performance compared to bests Quartus II methods was achieved. However, the method has few weaknesses and should be treated as a work in progress.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 636-638
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Decomposition of multi-output functions oriented to configurability of logic blocks
    Autorzy:
    Kubica, M.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/201673.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    BDD
    decomposition
    logic synthesis
    technology mapping
    rozkład
    Synteza logiczna
    Mapowanie technologii
    Opis:
    The main goal of the paper is to present a logic synthesis strategy dedicated to an LUT-based FPGA. New elements of the proposed synthesis strategy include: an original method of function decomposition, non-disjoint decomposition, and technology mapping dedicated to configurability of logic blocks. The aim of all of the proposed synthesis approaches is the sharing of appropriately configured logic blocks. Innovation of the methods is based on the way of searching decomposition, which relies on multiple cutting of an MTBDD diagram describing a multi-output function. The essence of the proposed algorithms rests on the method of unicoding dedicated to sharing resources, searching non-disjoint decomposition on the basis of the partition of root tables, and choosing the levels of diagram cutting that will guarantee the best mapping to complex logic blocks. The methods mentioned above were implemented in the MultiDec tool. The efficiency of the analyzed methods was experimentally confirmed by comparing the synthesis results with both academic and commercial tools.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2017, 65, 3; 317-331
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Zastosowanie wspólnego modelu automatów Mealy'ego i Moore'a do realizacji układów sekwencyjnych w układach programowalnych
    Application of the common model of Mealy and Moore finite state machines to realization of sequential circuits on programmable logic devices
    Autorzy:
    Klimowicz, A.
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/156545.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    CPLD/FPGA
    finite state machines
    logic synthesis
    Opis:
    W pracy opisano syntezę automatów skończonych na bazie programowalnych układów logicznych (PLD). Cechą szczególną metody jest zastosowanie wartości zmiennych wyjściowych w charakterze części kodu stanów wewnętrznych automatu. W celu rozwiązania zadania został zastosowany wspólny model automatów Mealy'ego i Moore'a, przy czym automat nie podlega żadnym przekształceniom związanym ze zwiększeniem liczby stanów wewnętrznych i liczby przejść. W pracy opisano też metodę syntezy wspólnego modelu automatów skończonych klas AC.
    This paper describes the problem of synthesis of finite automata on programmable logic devices. A special feature of the method is the application of the values of output variables as a code or the part of a code of internal states of finite automata. In order to solve the problem, a common model of Mealy [4] and Moore [5] machines is used. The main difference of this approach in relation to known methods [1-3, 6, 7, 9] is that the finite state machine does not undergo any transformation associated with a increase in the number of internal states and the number of transitions of a finite automaton. In this paper three models of finite state machines are considered (classes: A, B and C). They are applied to realization of a FSM on programmable logic. The paper presents the necessary conditions for the possibility of using the values of output variables as a code of internal states of a finite automaton. In the paper there is described the method for synthesis of a common model for the finite state machine of AC class. The idea of the proposed approach is to find such sets of the values of output variables which are formed at all transitions from the corresponding states and satisfy the conditions of realization. It also aims at doing a special coding of the internal states, where the sets of values of the output variables are used as a part of the code of the internal states. There are given possible directions for future research in the area of synthesis of new structural models of finite state machines.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 653-655
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synthesis of finite state machines for CPLDs
    Autorzy:
    Czerwiński, R.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/930019.pdf
    Data publikacji:
    2009
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    synteza logiczna
    FSM
    kodowanie stanów
    optymalizacja logiczna
    CPLD
    logic synthesis
    state assignment
    logic optimization
    Opis:
    The paper presents a new two-step approach to FSM synthesis for PAL-based CPLDs that strives to find an optimum fit of an FSM to the structure of the CPLD. The first step, the original state assignment method, includes techniques of two-level minimization and aims at area minimization. The second step, PAL-oriented multi-level optimization, is a search for implicants that can be shared by several functions. It is based on the graph of outputs. Results of experiments prove that the presented approach is especially effective for PAL-based CPLD structures containing a low number of product terms.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2009, 19, 4; 647-659
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synthesis of Finite State Machines with use of pseudoequivalent states
    Synteza skończonych automatów stanów z wykorzystaniem pseudorównoważnych stanów
    Autorzy:
    Barkalov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151612.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    Moore FSM
    logic synthesis
    state assignment
    CPLD
    automat Moore'a
    synteza logiczna
    Opis:
    A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.
    W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1198-1202
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść
    The Logic Synthesis of the Multi-Output Boolean Function Directed to PAL Logic Block Number Minimization Based on a Modified Graphs Nodes
    Autorzy:
    Kubica, M.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/156944.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    graf wyjść
    układ CPLD
    logic synthesis
    graph's nodes
    CPLD structure
    Opis:
    W artykule przedstawiono metodę implementacji zespołu funkcji prowadzącą do ograniczenia liczby wykorzystywanych bloków PAL. Istota metody tkwi w dopasowaniu opisu zespołu funkcji do charakterystycznej cechy każdego układu CPLD, jaką jest liczba iloczynów pojedynczego bloku PAL. Metoda wykorzystuje graf wyjść w zmodyfikowanej postaci, zawierający informacje na temat stopnia wykorzystania iloczynów w strukturze PAL. Wyniki eksperymentów wskazują, że wykorzystanie zmodyfikowanego grafu wyjść w procesie syntezy prowadzi do efektywniejszego wykorzystania zasobów struktury CPLD, w stosunku do metod implementacji opartych na klasycznym grafie wyjść.
    The article is concerned with the implementation method of the multi-output Boolean function that leads to the limitation of the number of the PAL (Programmable Array Logic) logic blocks used. The essence of this technique is to match the description of a multi-output function to the distinctive feature of an each CPLD (Complex Programmable Logic Device) structure which is the number of terms of a single PAL block. This distinctive feature of a PAL block is best illustrated in the form of a picture (see Fig. 1) in which the number of terms is marked as k. Apart from that, the main purpose of the method is to apply a modified graph of outputs to present the degree to which terms were used in a given PAL block. In this article, the authors also present the operations of pasting and splitting in a modified graph of outputs thanks to which the degree of the terms used can be significantly improved. The process is presented in the form of three pictures (see Fig. 5, Fig. 6, Fig. 7). The experimental results show that the usage of a modified graph of outputs in the synthesis process enables to use the CPLD structure in a much more effective way (see Tab. 1) than in the case of the implementation method which is based on a classical graph of outputs. In the penultimate chapter proper conclusions were drawn on the experiment basis. The article ends with a bibliography list which presents all the works used by the authors while writing.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 737-740
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Koszt implementacji w strukturach CPLD i FPGA jako kryterium wyboru stanów przy minimalizacji automatu skończonego
    Cost of implementation in CPLD and FPGA structures as the criterion of state selection for minimization of finite state machines
    Autorzy:
    Klimowicz, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/154809.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    minimalizacja
    CPLD
    finite state machines
    logic synthesis
    minimization
    Opis:
    W pracy opisano heurystyczną metodę minimalizacji automatów skończonych, która pozwala na etapie minimalizacji stanów uwzględniać parametry bazy technologicznej oraz metodę kodowania stanów. Opisano kryteria minimalizacji liczby stanów ze względu na koszt ich realizacji w strukturze CPLD, gdzie głównym parametrem wpływającym na realizację jest liczba termów podłączonych do jednej makrokomórki i liczba elementarnych koniunkcji w opisie SOP (Sum of Products) funkcji logicznej oraz FPGA, gdzie głównym parametrem jest liczba wejść elementu logicznego i liczba argumentów realizowanej funkcji logicznej. Przedstawiono także wyniki badań opracowanych algorytmów i porównanie ich z innymi metodami minimalizacji stanów.
    In the paper a heuristic method of minimization of incompletely specified finite state machines is described. This method allows taking into account the parameters of technological base, the method of state assignment and realization costs. The presented method is focused on realization of FSM in CPLD and FPGA structures. The method is based on operation of merging two states. In addition to reducing internal states this method minimizes the number of FSM transitions and FSM input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then from the set there is selected the pair of states which best matches the criteria of minimizing. The paper describes the criteria for minimizing the number of states of the machine because of the cost of their implementation in the CPLD. The main parameter influencing the implementation is a number of terms connected to one macrocell and FPGA structures, where the main parameter is the number of LUT inputs and the number of logic function arguments. The results of implementation of the minimized FSMs in programmable devices showed that the proposed method allowed building FSMs at lower cost and higher speed than STAMINA program for CPLD and FPGA devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 480-482
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Minimalizacja automatów skończonych z uwzględnieniem ich kosztu realizacji w układach programowalnych o strukturze CPLD
    Minimization of finite state machines taking into account the cost of realization in CPLD devices
    Autorzy:
    Klimowicz, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155171.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    minimalizacja
    CPLD
    finite state machines
    logic synthesis
    minimization
    Opis:
    W pracy opisano heurystyczną metodę minimalizacji nie w pełni określonych automatów skończonych, która pozwala już na etapie minimalizacji stanów wewnętrznych uwzględniać parametry bazy technologicznej, metodę kodowania stanów oraz optymalizować koszt realizacji automatu w strukturze programowalnej. Opisano kryteria minimalizacji liczby stanów automatu ze względu na koszt ich realizacji w strukturze CPLD, gdzie głównym parametrem wpływającym na realizację jest liczba termów podłączonych do makrokomórki. Dodatkowym efektem działania metody jest minimalizacja liczby przejść automatu.
    In the paper a heuristic method of minimization of incompletely specified finite state machines is described. This method allows taking into account parameters of technological base, the method of state assignment and realization costs. The presented method is focused on realization of an FSM in the CPLD structure. The method is based on an operation of merging two states. In addition to reducing internal states, this method minimizes the number of FSM transitions and FSM input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then the pair of states which best matches the criteria of minimizing is selected from the set. Two FSM states can be merged if they are equivalent. FSM behavior does not change after the states are merged, if the transition conditions from these states that lead to different states are orthogonal. If there are transi-tions from the states that lead to the same states, the transition conditions for such transitions should be equal. Moreover, the output vectors generated in these states should not be orthogonal. It should be noted that wait states can be formed at the merging of FSM states. This paper describes the criteria for minimizing the number of states of the machine because of the cost of their implementation in the CPLD structure, where the main parameter influencing the implementation is a number of terms connected to one macrocell.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 760-762
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Input Variable Partition Method in Functional Decomposition based on Shannon Expansion
    Metoda doboru zmiennych w dekompozycji funkcjonalnej bazująca na ekspansji Shannona
    Autorzy:
    Morawiecki, P.
    Rawski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/155586.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja funkcjonalna
    ekspansja Shannona
    synteza logiczna
    functional decomposition
    Shannon expansion
    logic synthesis
    Opis:
    Functional decomposition has important applications in many fields of modern engineering and science. The practical usefulness of decomposition-based methods for very complex systems is restricted by computational complexity and memory requirements of existing algorithms. Efficiency of currently used decomposition algorithms is dependent on the size of decomposed functions. One of the crucial parts of functional decomposition is the input variable partitioning. In this paper, the "divide-and-conquer" paradigm is used to propose a new input variable partitioning method. It has to be stressed that proposed method is not the input variable partition algorithm itself. It should be treated as a general scheme, method which can be combined with the algorithms generating input variable partitions (systematically, heuristically or by algorithms based on BDD).
    Dekompozycja funkcjonalna ma zastosowania w wielu dziedzinach współczesnej nauki. W artykule zostaje zaproponowany algorytm, który pozwoli na skrócenie czasu obliczeń na etapie doboru zmiennych w dekompozycji funkcjonalnej. Opisana metoda bazuje na paradygmacie "dziel i rządź", wykorzystuje ekspansję Shannona. Należy podkreślić, iż zaproponowana metoda nie jest algorytmem doboru zmiennych samym w sobie. Stanowi ogólny schemat, który może być wykorzystany wraz z innymi metodami doboru zmiennych (metoda systematyczna, metody heurystyczne, metody oparte na
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 121-123
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metody konstrukcji optymalnych układów odwracalnych
    Techniques for constructing optimal reversible circuits
    Autorzy:
    Szyprowski, M.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/156489.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy odwracalne
    synteza logiczna
    układy kwantowe
    reversible circuits
    logic synthesis
    quantum circuits
    Opis:
    Dopiero w 2010 roku, po całej dekadzie badań, opracowano pierwszą metodę syntezy optymalnych układów odwracalnych dla dowolnych funkcji czterech zmiennych. Układy te budowane były ze standardowej biblioteki bramek odwracalnych NCT, mających wyłącznie tzw. pozytywne sterowanie. W pracy opisujemy wyniki naszych rozszerzeń tej metody na przypadek minimalizowania kosztu kwantowego dla układów o zadanej liczbie bramek, a także na układy budowane z bramek NCT o mieszanym sterowaniu (tzn. zarówno o pozytywnym, jak i negatywnym).
    computation (i.e. bijective mapping). This emerging research area has applications in many new areas of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. Recent advances consist in reducing numbers of gates, garbage bits or quantum cost. Synthesis of optimal reversible circuits is a very hard problem even for small input/output circuits. In 2010 a method for construction of 4-input/output optimal circuits was developed for circuits constructed using reversible gates from NCT library [5]. In the paper we present a summary of the results of our extensions to this method. We have developed an approach for minimization of quantum cost of the 4-input/output circuits [7]. Our computational experiments have been conducted for two sets of reversible gates: a standard NCT library and extended mixed-polarity NCT library, which consists of gates with both positive and negative control lines. Using our tools we have found circuits for the known reversible benchmarks which have lower quantum cost than any of the best known implementations so far. Based on the data of our experiments we have made a statistical comparison of the optimal circuits built from standard NCT and libraries.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 647-649
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Nowe reguły przesuwania bramek w układach odwracalnych
    New rules for moving gates in reversible circuits
    Autorzy:
    Szyprowski, M.
    Kerntopf, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/151150.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy odwracalne
    synteza logiczna
    układy kwantowe
    reversible circuits
    logic synthesis
    quantum circuits
    Opis:
    Jedną z możliwości redukcji układów odwracalnych daje przesuwanie bramek. W pracy zaproponowano nowe reguły takich przesunięć dla układów budowanych ze standardowej biblioteki bramek odwracalnych NCT. Umożliwiają one eliminację bramek o dużej liczbie wejść/wyjść, które mają największy tzw. koszt kwantowy. Opracowane przez nas reguły mogą być stosowane dla dowolnej liczby wejść układu. Umożliwia to projektowanie układów odwracalnych o zredukowanym koszcie kwantowym. Podane przez nas przykłady pokazują, że oszczędności w porównaniu z układami publikowanymi w literaturze mogą być znaczne.
    Synthesis of reversible logic circuits is the most intensively studied topic of the research area called reversible computation (circuits are reversible if they represent bijective mappings). This new research area has applications in many fields of computer science, e.g. quantum computing, nanotechnologies, optical computing, digital signal processing, communications, bioinformatics, cryptography as well as in low power computation. Recent advances consist in reducing numbers of gates, garbage bits or quantum cost. Some reversible circuit synthesis algorithms generate circuits in which majority of gates have large or even maximal size (i.e. equal to the number of inputs/outputs. However, quantum cost of multi-control generalized Toffoli gates is very high. In this paper it is shown how to reduce the quantum cost of circuits by eliminating most of large gates or even all of them. Namely, a new subset of moving rules useful for reducing the quantum cost is presented. Using this subset, it is possible to reduce the number of maximal-size gates to zero for even functions, and to one for odd functions, according to the known theorem. In the paper substantial savings in the quantum cost are presented for designs taken from recent publications.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 787-789
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura
    Dynamically reconfigurable logic controller - architecture of improved programmability
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151879.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    dynamiczna rekonfiguracja
    FPGA
    synteza logiczna
    PLC
    dynamic reconfiguration
    logic synthesis
    Opis:
    Artykuł przedstawia architekturę sterownika bitowego implementowanego w strukturze FPGA umożliwiającego wyeliminowanie złożonego procesu implementacji poprzez wykorzystanie odpowiedniej struktury sprzętowej i narzędzi programowania.
    The paper presents an idea of a Programmable Logic Controller for binary control implemented in an FPGA device with use of custom designed architecture and implementation tools. The solution does not require vendor synthesis and implementation tools except for final bitstream generation. It is an extension of the previously proposed architecture (Figs. 1 and 2). The architecture is based on a hardwired set of connections that is formed inside the FPGA device žLC units. The žLC can be programmed by means of LUT table modification. The architecture is mainly limited by the hardwired connection that bases on an invariant set of multiplexed signals delivered to the žLC. A new architecture is proposed, extending programmability of the architecture to programmable connections which are available in FPGAs (Figs. 3 and 4). The žLC architecture has also been modified and exactly fitted into the regular structure of an FPGA (Fig. 5). The new logic resources supplementing architecture modifications of the controller has been defined. They are input (Fig. 6) and output (Fig. 7) cells. The possible computation capabilities of FPGA devices are gathered in Tab. 1. The research task is in progress. A new solution with extended use of programmable connections, better exploitation of logic resources and easiness of logic synthesis and programming is searched for.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 587-590
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Samorekonfigurowalny system cyfrowy
    Self Reconfigurable Digital System
    Autorzy:
    Milik, A.
    Mocha, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156180.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    PLD
    FPGA
    dynamiczna rekonfiguracja
    układy kontekstowe
    synteza logiczna
    dynamic reconfiguration
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.
    The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 483-485
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Regułowa reprezentacja interpretowanych sieci Petriego sterowania dla potrzeb syntezy i weryfikacji
    Rule-based representation of Control Interpreted Petri Nets for synthesis and verification purposes
    Autorzy:
    Grobelna, I.
    Powiązania:
    https://bibliotekanauki.pl/articles/155260.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    weryfikacja modelowa
    interpretowane sieci Petriego sterowania
    synteza logiczna
    model checking
    control interpreted Petri nets
    Opis:
    Artykuł proponuje regułowy sposób reprezentacji interpretowanych sieci Petriego sterowania w logice temporalnej. Sposób ten jest przydatny zarówno do formalnej weryfikacji modelowej, jak i do automatycznej syntezy logicznej z wykorzystaniem języków opisu sprzętu (Verilog, VHDL) jako rekonfigurowalny sterownik logiczny lub PLC. Sieci Petriego weryfikowane są zwykle tylko pod kątem właściwości strukturalnych. Technika weryfikacji modelowej pozwala na weryfikację właściwości behawioralnych opisujących zachowanie projektowanego systemu.
    The paper presents a novel idea of Control Interpreted Petri Nets representation in temporal logic. The proposed logic representation is suitable both for formal model checking and automatic synthesis using hardware description languages (Verilog, VHDL). Petri Nets [1, 2, 3] are currently used in industry, i.e. by logic controller design [4]. Dedicated tools for creating Petri Nets support verification against structural properties. Behavioral properties are also of great importance, however they are rarely considered. Model checking technique [5] allows for verification of properties describing behavior of designed system. So far, there have been some approaches to verify (validate) specification by means of Petri Nets [6, 7, 8, 9], by means of UML diagrams [10] or logic controller programs in ST language [11]. However, none of them have addressed Control Interpreted Petri Nets focused on RTL level. The proposed rule-based representation of Control Interpreted Petri Nets (logical model in Figs. 2-5) is easy to formally verify (model description for NuSMV model checker [13] in Fig. 6-10), as well as to synthezise (VHDL model in Figs. 11-13) as a reconfigurable logic controller or PLC. Verified behavioral specification in temporal logic [14] is an abstract program of matrix reconfigurable logic controller functionality, and logic controller program (implementation) satisfies its primary specification. The logical model built from Control Inter-preted Petri Net describes it in a strict and short form.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 942-944
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
    Distributed control system with GALS architecture with use of Petri net
    Autorzy:
    Bukowiec, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/153437.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja
    FPGA
    sieć Petriego
    sterownik logiczny
    synteza logiczna
    decomposition
    Petri net
    logic controller
    logic synthesis
    Opis:
    W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
    The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 502-505
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie dwupoziomowej optymalizacji do poprawy wyników syntezy z wykorzystaniem BDD
    Enhancing logic synthesis based on two-stage BDD decomposition by using two-level optimization
    Autorzy:
    Opara, A.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/155115.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    binarne diagramy decyzyjne (BDD)
    synteza logiczna
    CPLD
    decomposition
    technology mapping
    logic optimization
    binary decision diagrams (BDD)
    Opis:
    W artykule przedstawiona jest koncepcja syntezy ukierunkowanej na zrównoważoną optymalizację powierzchni i prędkości działania układu. Pierwszym etapem syntezy jest dekompozycja wierszowa wykorzystująca BDD, ukierunkowana na struktury PAL. Celem dekompozycji jest minimalizacja liczby bloków logicznych struktury programowalnej. Drugi etap syntezy jest ukierunkowany na optymalizację szybkości działania układu. Istotą dwupoziomowej optymalizacji jest odpowiednie wykorzystanie trójstanowych buforów wyjściowych. Uzyskane rezultaty eksperymentów dowodzą szczególnej efektywności proponowanych rozwiązań dla struktur CPLD zbudowanych z bloków typu PAL o niewielkiej liczbie iloczynów.
    This paper presents a concept of the original method of two-stage BDD-based decomposition combined with two-level PAL-oriented optimization. The aim of the proposed approach is oriented on the balanced (speed/area) optimization. The first step of the method is original PAL-oriented decomposition. The presented non-standard decomposition provides minimization of the implemented circuit area and reduction of necessary logic blocks in the programmable structure. This decomposition consists in sequential search for an input partition providing feasibility of implementation of the free block in one PAL-based logic block, containing a predefined number of product terms. In the presented algorithms the Reduced Ordered Binary Diagrams were used as an efficient representation of logic functions. The partitioning of the variables in a partition matrix is equivalent to the cut in the ROBDD diagram representing the logic function. To efficiently approximate the number of product terms in a sum of product form, the concept of path counting was developed. The second step of the proposed logic synthesis is oriented to the speed optimization. The original two-level optimization is based on utilizing tri-state buffers. The results of experiments prove that the presented approach is especially effective for CPLD structures which consist of PAL-based logic blocks containing a low number of product terms
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 864-867
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Transformacja rozmytej interpretowanej sieci Petriego na schemat układu logicznego
    Transformation of the fuzzy interpreted Petri net into a logic circuit
    Autorzy:
    Gniewek, L.
    Powiązania:
    https://bibliotekanauki.pl/articles/152949.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    logika rozmyta
    modelowanie
    sieci Petriego
    sterowniki logiczne
    synteza logiczna
    fuzzy logic
    modelling
    Petri nets
    logic controllers
    logical synthesis
    Opis:
    W pracy przedstawiono teoretyczne podstawy nowego rodzaju rozmytej, interpretowanej sieci Petriego, opisując i uzasadniając zaproponowaną strukturę topologiczną i jej interpretację. Przedstawiono użyteczną w praktyce metodę odwzorowania układowego tej sieci, podając konkretny sposób transformacji jej diagramu na schemat logiczny, zbudowany z rozmytych elementów kombinacyjnych i sekwencyjnych. Schemat ten może być podstawą do generowania kodu programu sterującego dla sterowników przemysłowych PLC.
    The fuzzy Petri nets are applied above all as advisory or monitoring systems. The nets take into account both binary and multivalued (analog) signals appearing in the observed system. Only a few works are devoted to using these nets directly for control [3, 4, 5]. The fuzzy interpreted Petriego net defined in this paper belongs to low-level nets, used for modelling systems based on FPGA devices or industrial controllers. The net enables presenting the control algorithm in a graphical (diagram of the net) or algebraic (incidence matrix) form [7], which makes the analysis of its properties already at the stage of the abstract synthesis easier. Moreover, this net allows including quantitative changes occurring in the system, not losing natural interpretation of transferring the marker through the transition. In the paper basic definitions of the fuzzy interpreted Petriego net describing the net construction and functioning are given. The transformation method of this net into a logic circuit based on fuzzy combinational and sequential circuits is proposed. All essential elements for this conversion, i.e. the modified fuzzy SR flip-flop (8), the activation circuit (Fig. 2) and the fuzzy gate based on bounded product (6) are described. The examples of connecting these elements are shown (Figs. 3 - 6) and a manner of their synchronization is described. The logic circuit obtained in this way can be a basis for generating the code of the control program for industrial controllers and lead to partial automation of this process.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 11, 11; 1368-1371
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
    On arithmetic operation implementation in a reconfigurable logic controller
    Autorzy:
    Milik, A.
    Pułka, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/155175.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowalne
    PLC
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono metodę odwzorowania operacji arytmetycznych przeznaczoną dla rekonfigurowalnych sterowników logicznych. Istotą opracowanej metody jest wykorzystanie własności układów sprzętowych oraz architektury FPGA. W procesie implementacji brane są pod uwagę czas realizacji obliczeń oraz ograniczone zasoby logiczne. W oparciu o metodę szacowania czasu propagacji zrealizowano metodę łańcuchowego łączenia operacji kombinacyjnych pozwalającą na wykonanie wielu operacji w cyklu obliczeniowym.
    The paper presents a package for arithmetic operation synthesis dedicated for reconfigurable logic controllers. Different representations (graphical or textual) commonly used are handled. The synthesis process starts from transforming algorithm representation into a data flow graph. The constant reduction and the tree height reduction optimization method are applied to the flow graph (Fig. 2). The developed method combines the ALAP and list allocation strategies with original elements. The main constraint is put to the number of available logic resources that can be allocated. The procedure attempts to allocate resources assuring it proper utilization in a calculation process. Together with resource allocation the operation scheduling is performed. During operation assignment the propagation time based concept of operation scheduling is used. The proposed method allows using sequential and combinatorial units. Operations are chained inside one state until total combinatorial propagation time does not exceed the assumed cycle time. This allows reducing the required number of calculation cycles by introducing combinatorial chains of operations (Figs. 3 and 4). Finally, an example of PID controller implementation is considered and compared with previous manual implementations (Fig. 5). Introducing the automatic implementation method allows reducing radically the calculation time (2.18 times) with little increase in hardware resources (+18%) (see Tab. 1).
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 842-844
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Badania metody minimalizacji nie w pełni określonych automatów skończonych realizowanej w oparciu o sklejanie dwóch stanów
    Experiments on the method of Mealy state machine minimization based on two-states merging
    Autorzy:
    Klimowicz, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151160.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat skończony
    minimalizacja liczby stanów
    synteza logiczna
    łączenie stanów
    finite state machine (FSM)
    state minimization
    logic synthesis
    state merging
    Opis:
    W pracy opisano badania eksperymentalne metody minimalizacji nie w pełni określonych automatów skończonych. Proponowana metoda bazuje na operacji sklejania dwóch stanów. W pracy pokazano warunki konieczne łączenia dwóch stanów oraz przypadek tworzenia się stanów oczekiwania. Opisana metoda pozwala na redukcję liczby stanów średnio 1,16 razy i liczby przejść automatu 1,27 razy. Pozwala także na redukcję liczby przejść w stosunku do programu STAMINA średnio 1,40 razy. Przedstawiono także wyniki implementacji zminimalizowanych automatów w strukturach CPLD i FPGA, które potwierdziły skuteczność metody.
    This paper presents experiments on a heuristic method for minimization of an incompletely specified finite state machine with unspecified values of output variables. The proposed method is based on two states merging. In addition to reduction of the finite state machine (FSM) states, the method also allows reducing the number of FSM transitions and input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then from the set there is selected the pair of states which best matches the criteria of minimizing. In the paper, the conditions of state equivalence are presented. Two FSM states can be merged only if they are equivalent. It should be noted that the wait states can be formed at the merging of FSM states. This method allows reducing the number of internal states of the initial FSM by 1.16 times on the average, and by 2.75 times on occasion. An average reduction of the number of FSM transitions makes up 1.27 times. The comparison of the proposed method with the program STAMINA shows that the offered method does not reduce the number of FSM states, however it allows reducing the number of FSM transitions by 1.40 times on the average. The results of implementation of the minimized FSMs in programmable devices showed that the proposed method allowed building FSMs at lower cost and higher speed than the STAMINA program for CPLD and FPGA devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 5, 5; 297-300
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich
    Address Generator Realization Using Completely-Specified Boolean Functions
    Autorzy:
    Majchrzyk, M.
    Borowik, G.
    Darakchiev, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/156202.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    generator adresu
    układy sekwencyjne
    dekompozycja
    FPGA
    pamięci wbudowane
    komórka logiczna
    logic synthesis
    Address Generator
    finite state machine
    decomposition
    embedded memories
    logic cell
    Opis:
    Prezentujemy efektywną metodę syntezy w pełni określonych funkcji boolowskich charakteryzujących się dużą dysproporcją występującą na wyjściu. Opisywane funkcje zawierają jedynie mały podzbiór słów dla których wartość jest równa 1. Opracowano specjalny algorytm selekcji takich wektorów. Badania zostały wykonane na układach programowalnych FPGA Stratix firmy Altera. W porównaniu do klasycznych metod syntezy osiągnęliśmy, przy porównywalnym użyciu wbudowanych bloków pamięciowych EMB, redukcję zasobów logicznych LUT - średnio do 95%.
    We are proposing a cost-efficient realization scheme for completely-specified logic functions characterized by a huge disproportion. The functions described contain millions of input words but only few of them can give us information. An appropriate method of logic synthesis for identifying mentioned vectors (registered vectors) has been developed. In this method logic functions are implemented using both embedded memory blocks and LUT-based programmable logic blocks available in today's FPGAs. In comparison with the classical logic synthesis methods we have obtained extremely encouraging results: with a comparable number of EMBs, the number of logic cells has been reduced by 95%. The investigation has been implemented using Altera's Stratix devices.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 505-507
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dual synthesis of Petri net based application specific logic controllers with increased safety
    Autorzy:
    Tkacz, J.
    Bukowiec, A.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/200217.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    critical safety
    FPGAs
    logic controllers
    logic synthesis
    Petri nets
    verification
    bezpieczeństwo krytyczne
    FPGA
    sterowniki logiczne
    synteza logiczna
    sieci Petriego
    weryfikacja
    Opis:
    In the paper, design flow of the application specific logic controllers with increased safety by means of Petri nets is proposed. The controller architecture is based on duplicated control unit and comparison results from both units. One specification of control algorithm is used by means of Petri net for both units. The hardware duplication is obtained during dual synthesis process. This process uses two different logic synthesis methods to obtain two different hardware configurations for both control units. Additionally, the dual verification is applied to increase reliability of the control algorithm. Such design flow simplifies the process of realization of control systems with increased safety.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2016, 64, 3; 467-478
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optimization on the complementation procedure towards efficient implementation of the index generation function
    Autorzy:
    Borowik, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/330597.pdf
    Data publikacji:
    2018
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    data reduction
    feature selection
    indiscernibility matrix
    logic synthesis
    index generation function
    redukcja danych
    selekcja cech
    synteza logiczna
    funkcja generowania indeksów
    Opis:
    In the era of big data, solutions are desired that would be capable of efficient data reduction. This paper presents a summary of research on an algorithm for complementation of a Boolean function which is fundamental for logic synthesis and data mining. Successively, the existing problems and their proposed solutions are examined, including the analysis of current implementations of the algorithm. Then, methods to speed up the computation process and efficient parallel implementation of the algorithm are shown; they include optimization of data representation, recursive decomposition, merging, and removal of redundant data. Besides the discussion of computational complexity, the paper compares the processing times of the proposed solution with those for the well-known analysis and data mining systems. Although the presented idea is focused on searching for all possible solutions, it can be restricted to finding just those of the smallest size. Both approaches are of great application potential, including proving mathematical theorems, logic synthesis, especially index generation functions, or data processing and mining such as feature selection, data discretization, rule generation, etc. The problem considered is NP-hard, and it is easy to point to examples that are not solvable within the expected amount of time. However, the solution allows the barrier of computations to be moved one step further. For example, the unique algorithm can calculate, as the only one at the moment, all minimal sets of features for few standard benchmarks. Unlike many existing methods, the algorithm additionally works with undetermined values. The result of this research is an easily extendable experimental software that is the fastest among the tested solutions and the data mining systems.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2018, 28, 4; 803-815
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FSM encoding for BDD representations
    Autorzy:
    Gosti, W.
    Villa, T.
    Saldanha, A.
    Sangiovanni-Vincentelli, A. L.
    Powiązania:
    https://bibliotekanauki.pl/articles/911255.pdf
    Data publikacji:
    2007
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    binarny diagram decyzyjny
    kodowanie
    automat skończony
    synteza logiczna
    weryfikacja formalna
    binary decision diagram
    encoding
    finite state machine
    logic synthesis
    formal verification
    logic representation
    Opis:
    We address the problem of encoding the state variables of a finite state machine such that the BDD representing the next state function and the output function has the minimum number of nodes. We present an exact algorithm to solve this problem when only the present state variables are encoded. We provide results on MCNC benchmark circuits.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2007, 17, 1; 113-128
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
    LD synthesis with arithmetic operations for FPGA
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156660.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    FPGA
    synteza logiczna wysokiego poziomu
    arytmetyka
    układy rekonfigurowane
    PLC
    ladder diagram
    high level logic synthesis
    arithmetic
    reconfigurable hardware
    Opis:
    W artykule przedstawiono automatyczną metodę syntezy układu sterowania danego w postaci diagramu stykowego LD lub listy instrukcji IL do sprzętowego układu sterowania implementowanego w układzie FPGA. Zaproponowana metoda pozwala uzyskać sprzętowy układ sterowania zachowujący sekwencyjne własności przetwarzania wynikające z zapisu LD i IL. Przedstawiony algorytm syntezy pozwala na dokonanie syntezy operacji logicznych i arytmetycznych. Istotnymi celami opracowanego algorytmu jest masowe przetwarzanie, redukcja cykli obliczeniowych oraz odwzorowanie w ograniczonej liczbie zasobów operacji arytmetycznych.
    The paper presents the synthesis algorithm of a ladder diagram (LD) or instruction list (IL) into a reconfigurable logic controller implemented in FPGA [5, 8, 9]. The algorithm incorporates synthesis of Boolean and fixed point arithmetic operations. It utilizes the intermediate form of the data flow graph (DFG) [4, 6]. PLCs introduce variable dependencies caused by serial processing of LD (Fig. 1). It has been proved that appropriate distribution of feedback signals allows implementing LD logic dependencies during a single calculation cycle (Fig. 2). The LD diagram is compiled into DFG that records variable dependencies. The presented optimization allows reducing the controller complexity and its response time in comparison to solutions presented in [2, 3] (Fig. 3). Arithmetic operations introduce larger implementation complexity and require more time to calculate than logic operation. The DFG generated from LD or IL is used for scheduling and mapping (Fig. 4). The scheduling and mapping procedure assumes the limited number of arithmetic resources while logic operations are allocated without constraints. The scheduling procedure takes into account operation execution timing (Fig. 4C). The obtained circuit after scheduling with arithmetic operations may require more than one cycle to complete all operations in comparison to the model limited only to logic operations. The presented synthesis procedure enables obtainment of fully functional hardware implementation of the controller given by LD or IL with massively parallel processing and a very short response time (1 to several clock cycles).
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 617-619
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reprezentacja przestrzeni stanów sterownika logicznego z wykorzystaniem kodowanych diagramów decyzyjnych
    Reconfigurable Logic Controller state space representation using encoded Binary Decision Diagrams
    Autorzy:
    Bubacz, P.
    Adamski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/152669.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    1st order nonstationary measurement system
    rekonfigurowane sterowniki logiczne
    kodowanie stanów
    synteza logiczna
    weryfikacja formalna
    Ordered Binary Decision Diagram
    Reconfugurable Logic Controller
    state encoding
    logic synthesis
    formal verification
    Opis:
    W pracy porównano znane z literatury metody zwartej reprezentacji przestrzeni stanów dla rekonfigurowanego sterownika logicznego. Przedstawiono zalety heurystycznego sposobu kodowania miejsc sieci Petriego, dzięki któremu uzyskuje się diagramy OBDD o znacznie mniejszej złożoności przydatne zarówno podczas analizy, jak i syntezy układowej algorytmu sterowania binarnego.
    In the paper some known methods for an effective representation of the state space in reconfigurable logic controller are compared. The advantages of heuristic method of Petri net place encoding, which is adapted for a compact encoding technique of Binary Decision Diagrams, are given.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 24-26
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
    A common intermediate representation of LD and SFC programs for hardware synthesis purposes
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151128.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    diagram stykowy
    LD
    sekwencyjny schemat funkcji
    SFC
    synteza logiczna wysokiego poziomu
    graf przepływu danych
    DFG
    FPGA
    układy rekonfigurowane
    PLC
    high level logic synthesis
    DFG (data flow graph)
    data flow graph
    ladder diagram
    Opis:
    W artykule przedstawiono metody reprezentacji pośredniej programu sterowania opisanego językiem LD oraz SFC zgodnie z IEC61131-3, opracowane na potrzeby syntezy sprzętowej kładów sterowania PLC implementowanych w strukturach programowalnych FPGA. W opisie wykorzystano oryginalną implementację grafu skierowanego. Przedstawiono opracowane reguły odwzorowania, zapewniające zachowanie zależności sekwencyjnych przy jednoczesnym uzyskaniu maksymalnego zrównoleglenia działania. Przedstawiono również zarys metod syntezy na podstawie opracowanego odwzorowania pośredniego.
    The increased performance of a PLC can be achieved by direct implementation of a control program in an FPGA device [3, 6, 7, 8, 12, 13]. The paper presents a methodology of transforming a standard PLC program given by LD or SFC according to IEC61131-3 to the common intermediate form dedicated for logic synthesis. The intermediate form of the control program is represented by a data flow graph (DFG, Fig. 1). The set of nodes is carefully selected to minimize the number of different types of nodes while assuring implementation of PLC behavior. Attributed edges and multiple argument nodes are used to reduce size of DFG (Fig. 2). The developed method for creating a DAG maintains sequential dependencies between variables and revel operations parallelism. In PLC programs the variables pass values between operations and computation cycles. In order to maintain sequential dependencies, value assignment to a variable is observed. If the accessed variable has not been assigned, its value is used for a driving node (Fig. 3). The SFC is based on step, actions and transitions [2]. The step variable in the DFG is represented by a JK flip-flop equivalent. The activation function of a step is based on analysis of its dependencies with preceding and succeeding steps and transitions (Fig. 5). Actions that are bounded with steps are controlled according to their types (Fig. 6). The presented intermediated representation has been successfully applied to synthesize a PLC implemented in an FPGA device.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 799-802
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-35 z 35

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies