Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "successive-approximation ADC" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Bit error notification and estimation in redundant successive-approximation ADC
    Powiadomienie o błędzie bitowym i ocena w stopniowej redundantnej aproksymacji ACP
    Autorzy:
    Zakharchenko, Serhii
    Humeniuk, Roman
    Powiązania:
    https://bibliotekanauki.pl/articles/1841351.pdf
    Data publikacji:
    2020
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    successive-approximation ADC
    redundant numbersystems
    ADC transfer function
    stopniowa aproksymacja ACP
    redundantne systemy liczbowe
    funkcja transferu ACP
    Opis:
    The article is devoted to research on thepossibilities to useredundant number systems for bit error notification in a successive-approximation ADC during the main conversionmode. The transfer function of a successive-approximation ADC with anon-binary radix is analyzed. If the radixisless than 2,not all possible code combinations appear on the converter output. The process of formation of unused combinations is investigated. Therelationship between the bit’s deviations and the list of unused combinations is established. The possibilities of estimating the bit error value without interrupting the process of analog-to-digital conversion isconsidered.
    Artykuł jest poświęcony badaniu możliwości wykorzystania redundantnych systemów liczbowych do powiadamiania o błędach bitowych wstopniowej aproksymacji ACP podczas konwersji głównej. Analizowana jest funkcja transferu stopniowej aproksymacji ACP z niebinarną podstawą. Jeśli podstawa jest mniejsza niż 2, nie wszystkie możliwe kombinacje kodów pojawią się na wyjściu konwertera. Badany jest proces tworzenia nieużywanych kombinacji, i ustalane są relacje między odchyleniami bitu a listą nieużywanych kombinacji. Autorzy również przeanalizowali możliwości oceny wartości błędu bitowego bez przerywania procesu konwersji analogowo-cyfrowej.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2020, 10, 4; 29-32
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Bit error notification and estimation in redundant successive-approximation ADC
    Powiadomienie o błędzie bitowym i ocena w stopniowej redundantnej aproksymacji ACP
    Autorzy:
    Zakharchenko, Serhii
    Humeniuk, Roman
    Powiązania:
    https://bibliotekanauki.pl/articles/1841369.pdf
    Data publikacji:
    2020
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    successive-approximation ADC
    redundant numbersystems
    ADC transfer function
    stopniowa aproksymacja ACP
    redundantne systemy liczbowe
    funkcja transferu ACP
    Opis:
    The article is devoted to research on thepossibilities to useredundant number systems for bit error notification in a successive-approximation ADC during the main conversionmode. The transfer function of a successive-approximation ADC with anon-binary radix is analyzed. If the radixisless than 2,not all possible code combinations appear on the converter output. The process of formation of unused combinations is investigated. Therelationship between the bit’s deviations and the list of unused combinations is established. The possibilities of estimating the bit error value without interrupting the process of analog-to-digital conversion isconsidered.
    Artykuł jest poświęcony badaniu możliwości wykorzystania redundantnych systemów liczbowych do powiadamiania o błędach bitowych wstopniowej aproksymacji ACP podczas konwersji głównej. Analizowana jest funkcja transferu stopniowej aproksymacji ACP z niebinarną podstawą. Jeśli podstawa jest mniejsza niż 2, nie wszystkie możliwe kombinacje kodów pojawią się na wyjściu konwertera. Badany jest proces tworzenia nieużywanych kombinacji, i ustalane są relacje między odchyleniami bitu a listą nieużywanych kombinacji. Autorzy również przeanalizowali możliwości oceny wartości błędu bitowego bez przerywania procesu konwersji analogowo-cyfrowej.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2020, 10, 4; 29-32
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Projekt 7-bitowego niskomocowego przetwornika A/C w technologii submikronowej o małej powierzchni do zastosowań wielokanałowych
    Design of 7-bit low-power , low area A/D converter in submicron process for multichannel systems
    Autorzy:
    Otfinowski, P.
    Kmon, P.
    Kleczek, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/407805.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    przetwornik analogowo-cyfrowy
    równoważenie ładunku
    przetwornik kompensacyjny
    SAR ADC
    charge redistribution
    successive approximation converter
    Opis:
    W artykule został przedstawiony projekt przetwornika analogowo-cyfrowego w technologii CMOS 180nm. Wybraną architekturą jest przetwornik kompensacyjny z równoważeniem ładunku. Duży nacisk został położony na zmniejszenie zajmowanej powierzchni jak i minimalizację poboru mocy, co czyni prezentowany układ odpowiednim do zastosowań wielokanałowych. Autorzy prezentują wyniki symulacji Monte-Carlo nieliniowości charakterystyki przejściowej. Zaprezentowany przetwornik osiąga szybkość konwersji 3 MS/s przy rozdzielczości 7 bitów i poborze mocy 77 μW oraz zajmuje tylko 90 x 95 μm2.
    The design of analog-to-digital converter implemented in CMOS 180 nm technology has been presented in this paper. The successive approximation architecture with charge redistribution has been chosen. Much emphasis was placed on limiting the area occupancy of the whole chip so as its power consumption, which makes the described circuit suitable for multichannel applications. The presented converter achieves 3 MS/s sampling rate with 7-bit resolution at 77 μW and occupies only 90 x 95 μm2.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2013, 2; 18-21
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Sampling Jitter in Audio A/D Converters
    Autorzy:
    Kulka, Z.
    Powiązania:
    https://bibliotekanauki.pl/articles/177046.pdf
    Data publikacji:
    2011
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog-to-digital converter
    ADC
    successive approximation register (SAR)
    sigma-delta ADC
    sample-and-hold circuit
    DT sigma delta modulator
    CT sigma delta modulator
    time jitter
    aperture jitter
    clock jitter
    periodic clock jitter
    signal-to-noise ratio (SNR)
    Opis:
    This paper provides an overview of the effects of timing jitter in audio sampling analog-to-digital converters (ADCs), i.e. PCM (conventional or Nyquist sampling) ADCs and sigma-delta (ΣΔ) ADCs. Jitter in a digital audio is often defined as short- term fluctuations of the sampling instants of a digital signal from their ideal positions in time. The influence of the jitter increases particularly with the improvements in both resolution and sampling rate of today’s audio ADCs. At higher frequencies of the input signals the sampling jitter becomes a dominant factor in limiting the ADCs performance in terms of signal-to-noise ratio (SNR) and dynamic range (DR).
    Źródło:
    Archives of Acoustics; 2011, 36, 4; 831-849
    0137-5075
    Pojawia się w:
    Archives of Acoustics
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A 1.67 pJ/Conversion-step 8-bit SAR-Flash ADC Architecture in 90-nm CMOS Technology
    Autorzy:
    Khatak, Anil
    Kumar, Manoj
    Dhull, Sanjeev
    Powiązania:
    https://bibliotekanauki.pl/articles/1844527.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog to digital converter
    ADC
    successive approximation register (SAR)
    common mode current feedback gain boosting
    CMFD-GB
    residue amplifier
    RA
    spurious free dynamic range
    SFDR
    integral nonlinearity
    INL
    differential nonlinearity
    DNL
    Opis:
    A novice advanced architecture of 8-bit analog to digital converter is introduced and analyzed in this paper. The structure of proposed ADC is based on the sub-ranging ADC architecture in which a 4-bit resolution flash-ADC is utilized. The proposed ADC architecture is designed by employing a comparator which is equipped with common mode current feedback and gain boosting technique (CMFD-GB) and a residue amplifier. The proposed 8 bits ADC structure can achieve the speed of 140 mega-samples per second. The proposed ADC architecture is designed at a resolution of 8 bits at 10 MHz sampling frequency. DNL and INL values of the proposed design are -0.94/1.22 and -1.19/1.19 respectively. The ADC design dissipates a power of 1.24 mW with the conversion speed of 0.98 ns. The magnitude of SFDR and SNR from the simulations at Nyquist input is 39.77 and 35.62 decibel respectively. Simulations are performed on a SPICE based tool in 90 nm CMOS technology. The comparison shows better performance for this proposed ADC design in comparison to other ADC architectures regarding speed, resolution and power consumption.
    Źródło:
    International Journal of Electronics and Telecommunications; 2021, 67, 3; 347-354
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies