Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "sterownik logiczny" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 16
Tytuł:
Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC
Xilinx Virtex-4 - based PLC CPUs development platform
Autorzy:
Chmiel, M.
Mocha, J.
Hrynkiewicz, E.
Powiązania:
https://bibliotekanauki.pl/articles/156701.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowalny sterownik logiczny PLC
jednostka centralna
przetwarzanie współbieżne
układy programowalne
FPGA
programmable logic controller (PLC)
central processing unit
concurrent operation
FPGA-field programmable gate array
Opis:
Artykuł prezentuje koncepcję platformy sprzętowo-programowej umożliwiającej testowanie różnych rozwiązań konstrukcyjnych jednostek centralnych sterowników programowalnych. Platforma do testowania jednostek bazuje na układzie FPGA Virtex-4 oraz opracowanym dedykowanym oprogramowaniu narzędziowym, umożliwiającym testowanie oraz badania właściwości opracowywanych jednostek. Przedstawiono wybrane dwuprocesorowe bitowo-bajtowe jednostki spotykane w literaturze, zorientowane na maksymalnie efektywne wykorzystanie obydwu procesorów. Szczególną uwagę zwrócono na szybkość wykonywania programu sterowania oraz funkcjonalność jednostki.
To develop fast central processing units (CPUs) of programmable logic controllers (PLC) one can employ the architecture with two processors: a bit and a byte processor. The bit processor shall be responsible for processing the bit variables, while the byte processor shall be meant to deal with the byte (word) variables [1, 2, 3, 4, 5, 6]. In case of the double-processor architecture it is extremely important to synchronize operation of data exchange between the processors. The literature references report various synchronization methods [9, 10, 11, 12] that are described in Section 3. Sections 4 and 5 outline the combined hardware and software platform intended to enable testing and comparison between various architectures of CPUs. The presented solution employs a programmable FPGA module from the Virtex-4 family [7, 8], that are described in Section 2. The newly developed software enables compilation of application programs dedicated for the presented architecture. To develop programs for the presented solution the authors used the assembler-type programming language very similar to STL language that is normally applicable to STL controllers from Siemens [13, 14]. The software developed for PC computers make it possible to define new instructions for processors both on hardware and software levels (Fig. 1). The presented solution takes advantage of components that are typical for FPGA modules, such as BockRAM memory units (Fig. 2). The presented platforms enable further research and development efforts intended to design fast CPUs for programmable logic controllers.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 55-57
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie pseudostanów historii do modelowania sytuacji awaryjnych w maszynie stanów UML
Use of history pseudostates for modeling the emergency situation in a UML state machine
Autorzy:
Bazydło, G.
Adamski, M.
Stefanowicz, Ł.
Powiązania:
https://bibliotekanauki.pl/articles/156086.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
UML
maszyna stanów
pseudostan historii
sterownik logiczny
state machine
history pseudostate
logic controller
Opis:
W artykule przedstawiono zagadnienia związane z modelowaniem obsługi sytuacji awaryjnych opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Szczególną uwagę zwrócono na wykorzystanie pseudostanów historii a także zdarzeń i przejść zakończenia (typu completion event), przejść wysokiego poziomu, stanów końcowych i przejść bezwarunkowych. Celem zaproponowanej metody jest takie przekształcenie modelu hierarchicznej maszyny stanów UML, aby otrzymać opis układu w języku opisu sprzętu Verilog. Metoda została poparta stosownym przykładem układu sterowania.
The paper presents the design methodology for deriving Verilog descriptions from UML state machine diagrams (Figs. 2, 3) in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced. It illustrates the case of a system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of the UML 2.4 state machine diagrams ensures, under the proposed structural design rules, that the Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of the UML state machine is directly mapped into a structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of the behavioral model. In the paper the emphasis is put on the support of modeling an emergency situation with use of history pseudostates, high-level transitions and completion events. The way of hardware implementation of storing the information about the previously active state is also presented (Fig. 5). The most important algorithm of the proposed method is illustrated by an appropriate example (Fig. 1).
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 513-515
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Weryfikacja modelowa interpretowanych sieci Petriego sterowania
Model checking of control interpreted Petri Nets
Autorzy:
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/152412.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
weryfikacja modelowa
sterownik logiczny
interpretowane sieci Petriego sterowania
logika temporalna
model checking
logic controller
control interpreted Petri nets
temporal logic
Opis:
Artykuł przedstawia oryginalne podejście do weryfikacji modelowej interpretowanych sieci Petriego sterowania. Sieci Petriego są powszechnie wykorzystywane w przemyśle. Najczęściej jednak weryfikowane są pod kątem właściwości strukturalnych, a właściwości behawioralne (mimo ich dużego znaczenia) są pomijane. Technika weryfikacji modelowej pozwala na weryfikację właściwości opisujących zachowanie projektowanego systemu. Model logiczny otrzymany na podstawie istniejącej sieci Petriego sterowania przedstawiany jest na poziomie RTL w taki sposób, że nadaje się zarówno do formalnej weryfikacji, jak i do syntezy logicznej jako rekonfigurowalny sterownik logiczny lub PLC.
The paper introduces a novel approach to model checking with Control Interpreted Petri Nets [15]. Petri Nets [9, 11, 12, 13] are commonly used in the industry. However, they are mostly verified against structural properties, and behavioral properties are out of scope. The model checking technique [3, 7, 8, 21, 22] allows verifying properties which describe behavior of the designed system. Properties to be verified are expressed in temporal logic [16, 17, 18, 19, 20]. The logical model (Fig. 1) derived from existing Petri net is presented at RTL level (Register Transfer Level) in such a way, that it is easy to be formally verified as well as to logical synthesized as a reconfigurable logic controller or PLC (Programmable Logic Controller). It operates on variables which correspond to places, input and output signals of the Control Interpreted Petri Net (Section 3). The variables change their values according to some specified rules. The logical model is afterwards transformed into input format of the NuSMV model checker [23] and formally verified (Section 4). Control Interpreted Petri Net (Fig. 2) is divided into elementary subnets (Fig. 3). Each elementary subnet consists of a single place and its input and output transitions. Each elementary subnet is interpreted as a single segment of model description in the NuSMV tool. Each elementary subnet represents a two-states state machine which is usually realized as a single macrocell (Fig. 4) in the FPGA circuit. The properties to be verified are expressed in LTL or CTL logic. If any of them is not satisfied in the described system model, the appropriate counterexample is generated (Fig. 6). In the example in the paper the verification finds a subtle error resulting from incorrect / incomplete specification (Fig. 5) and allows the user to localize the error source.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 666-670
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sprzętowo wspomagana, selektywna realizacja programu w sterowniku logicznym
Hardware Supported Selective Control Program Execution In A PLC
Autorzy:
Milik, A.
Powiązania:
https://bibliotekanauki.pl/articles/155628.pdf
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
FPGA
sterownik logiczny
pamięć obrazu procesu
PLC
process image memory
Opis:
Artykuł przedstawia metodę selektywnej realizacji programu sterowania. W programie sterowania podzielonym na bloki realizowane są te, których argumenty uległy zmianie od ostatniego cyklu obliczeniowego. Elementem niezbędnym do selektywnej realizacji programu jest pamięć procesu z mechanizmem wykrywania różnic w jej zawartości. Powyższe zadanie może zostać zrealizowany w sposób efektywny, przy wykorzystaniu unikalnych cech układów FPGA.
The paper presents method of selective control program execution by a PLC. From entire program are executed only these blocks that variables have changed since last calculation. In order to determine program blocks that require recalculation in current program loop specific hardware support is used. The memory content difference detection unit allow to determine changes in memory content since last comparison. General idea of the change detector is presented in Fig. 2. Variables that are used by program block usually are stored in various location of process image memory. In order to precisely determine execution condition change detector should watch desired regions of memory while other part should not be considered. Following approach require to equip change detector with map of watched memory regions (Fig. 3). Finally change detector units together with process memory has been implemented in an FPGA device. Two different constructions that utilize distributed RAMs and block RAMs were considered. Requireme
Źródło:
Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 69-71
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Safety related control systems for railway signalling applications with a safety PLC
Autorzy:
Ždánsky, J.
Rástočný, K.
Hrbček, J.
Powiązania:
https://bibliotekanauki.pl/articles/393794.pdf
Data publikacji:
2011
Wydawca:
Polskie Stowarzyszenie Telematyki Transportu
Tematy:
PLC
programowalny sterownik logiczny
SIL
poziom nienaruszalności bezpieczeństwa
programmable logic controller
safety integrity level
Opis:
Nowadays, there are available on the market not only standard PLCs (Programmable Logic Controller) but also safety PLC´s. These are primarily designed for industrial applications. Their guaranteed safety properties, however, enable to be used in applications, in which the usage of PLC has not been common until now. The aim of this article is to focus on problems related to the usage of safety PLC in railway signalling systems.
Źródło:
Archives of Transport System Telematics; 2011, 4, 3; 43-49
1899-8208
Pojawia się w:
Archives of Transport System Telematics
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
Distributed control system with GALS architecture with use of Petri net
Autorzy:
Bukowiec, A.
Powiązania:
https://bibliotekanauki.pl/articles/153437.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja
FPGA
sieć Petriego
sterownik logiczny
synteza logiczna
decomposition
Petri net
logic controller
logic synthesis
Opis:
W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 502-505
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projektowanie wymiany danych na przykładzie małego systemu sterowania i wizualizacji
Design of data exchange in a distributed system. Case study of a small control system and visualization
Autorzy:
Wrzuszczak, J.
Powiązania:
https://bibliotekanauki.pl/articles/274991.pdf
Data publikacji:
2010
Wydawca:
Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
Tematy:
sterowanie rozproszone
SCADA
protokół sieciowy
logiczny sterownik programowalny
harmonogram wymiany danych
distributed control
network protocol
PLC
data exchange schedule
Opis:
W artykule przedstawiono etapy projektowania rozproszonego systemu sterowania binarnego oraz jego wizualizacji, zrealizowanego z wykorzystaniem sterowników PLC Simatic 200 oraz monitora dotykowego Magelis XBTG 5330. Szczególną uwagę zwrócono na problemy związane z wymianą danych przez interfejsy ethernetowe z protokołem TCP/IP oraz MPI/PPI. Przedstawione zostały niektóre problemy związane z projektowaniem systemu sterowania rozproszonego, takie jak: synchronizacja węzłów sterujących systemu, konfiguracja logicznych kanałów komunikacyjnych oraz zdefiniowanie założeń harmonogramu wymiany danych dla potrzeb sterowania i wizualizacji. Pokazano przykładowe zmienne, istotne dla funkcjonowania systemu, wymieniane pomiędzy poszczególnymi węzłami. Zadanie projektowe zostało zilustrowane implementacją aplikacji sterowania, monitorowania i nadzoru w środowisku sterowników PLC Simatic S 7-200 [2], połączonych w segment sieci ethernetowej z wykorzystaniem przełącznika sieciowego oraz interfejsu RS-485 z protokołem Siemensa PPI/MPI do komunikacji nadrzędnego węzła sterującego z panelem dotykowym Magelis XBTG 5330 [3]. Topologia sytemu jest uzależniona jest w znacznym stopniu od możliwości dostępnych urządzeń komunikacji sieciowej i ich oprogramowania. Aplikacja miniSCADA w monitorze, pracująca pod systemem Vijeo Designer Runtime (ver. 4.6.0.3.3623) pozwala realizować wybrane funkcje takie jak: synchronizacja sterowników do pracy automatycznej, realizacja zadania bezkolizyjnego przejazdu przez ciąg trzech skrzyżowań tzw. "zielona fala", sterowanie w trybie zgłoszeniowym, sterowanie w godzinach nocnych, sterowanie ręczne, diagnostyka pakietów wymiany danych. Zaprojektowany system zrealizowano w laboratorium automatyki przemysłowej Instytutu Automatyki i Informatyki Politechniki Opolskiej.
In the paper have been presented the phases of design of the distributed binary control system and its visualization implemented with Siemens Simatic 200 PLCs and a Schneider touch monitor Magelis XBTG 5330. The special attention has been paid on the problems dealing with data transfer throughout the Ethernet interfaces with a TCP/IP and a Siemens MPI/PPI. There are pointed out some issues dealing with designing of DCS such as: synchronizing control nodes of the system, configuring logical communication channels and defining set up of data exchange schedule for control and visualizing tasks. Exemplary system variables being exchanged between various nodes and relevant for operation of the system has been depicted. A case study of the SCADA system has been discussed in the environment of Simatic S7-200 PLCs [2] connected in a network segment across a Ethernet switch and a RS485 interface supported by the Siemens MPI/PPI protocol adopted for communication of the PLC master control node with the Megalis XBTG 5330 [3] touch panel. The topology of the system substantially depends on the features of available network communication devices and their firmware. The mini-SCADA application in the touch monitor running under Vijeo Designer Runtime (ver. 4.6.0.3.3623) implements some control premises and algorithms i.e.: synchronizing PLCs prior the system transition to the automatic mode, road traffic control on the sequence of three road-crossing "a green wave", control on pedestrian request, operation in the night, manual operation, diagnostics of data exchange packets. The system designed after these rules has been implemented in the laboratory of the of industrial automation in the Institute of Automatic Control and Informatics at Opole University of Technology.
Źródło:
Pomiary Automatyka Robotyka; 2010, 14, 12; 142-144
1427-9126
Pojawia się w:
Pomiary Automatyka Robotyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Projektowanie sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego
Logic controller design using enabling and inhibitor arcs of Petri nets
Autorzy:
Grobelna, I.
Grobelny, M.
Powiązania:
https://bibliotekanauki.pl/articles/156703.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
specyfikacja behawioralna
rekonfigurowalny sterownik logiczny
UML
diagramy aktywności
behavioural specification
reconfigurable logic controller
activity diagrams
Opis:
Artykuł dotyczy zagadnień związanych z projektowaniem sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego. Zaproponowano nowatorskie podejście do regułowej specyfikacji sterownika logicznego, przygotowanej w postaci abstrakcyjnego autorskiego modelu logicznego dogodnego do formalnej weryfikacji modelowej oraz syntezy logicznej. Szczególną uwagę zwrócono tutaj na łuki zakazujące i zezwalające interpretowanych sieci Petriego, ich realizację w abstrakcyjnym modelu logicznym i interpretację w innej postaci specyfikacji zachowania sterownika logicznego - diagramach aktywności języka UML.
The paper focuses on logic controller design using enabling and inhibitor arcs of Petri nets. There is proposed a novel original approach to rule-based specification of logic controller behaviour prepared as an abstract logical model suitable for formal verification and logic synthesis. Special interest is put on enabling and inhibitor (disabling) arcs of interpreted Petri nets, their realization in an abstract logical model and interpretation in other specification form - namely UML activity diagrams (in version 2.x). These arcs can be used for flow synchronization or controlled usage of shared resources. After a short introduction (Section 1), some basic concepts on logic controller specification are presented (Section 2), in particular considering (interpreted) Petri nets and UML (activity) diagrams. Usage of enabling and inhibitor arcs is shown on an example of the interpreted Petri net in Fig. 1 (transitions firing sequence in Fig. 2), followed by their representation in the proposed abstract rule-based logical model, its formal verification (using model checking technique) and synthesis (Section 3). The paper also proposes enabling and inhibitor arcs interpretation in UML activity diagrams (Section 4). Although direct representation of these arcs is not possible, the authors try to achieve an alternative solution which corresponds semantically to appropriate Petri net elements. Tab. 1 presents graphic representation of the considered arcs in interpreted Petri nets as well as in UML activity diagrams. The paper ends with a short summary (Section 5).
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 605-607
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Petri nets and activity diagrams in logic controller specification – transformation and verification
Sieci petriego i diagramy aktywności w specyfikacji sterowników logicznych – transformacja i weryfikacja
Autorzy:
Grobelna, I.
Grobelny, M.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/389795.pdf
Data publikacji:
2010
Wydawca:
Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
Tematy:
formal verification
logic controller
model checking
Petri nets
UML Activity
Diagrams
formalna weryfikacja
sterownik logiczny
weryfikacja modelowa
sieci Petriego
diagramy aktywności UML
Opis:
The paper presents formal verification method of logic controller specification taking into account user-specified properties. Logic controller specification may be expressed as Petri net or UML 2.0 Activity Diagram. Activity Diagrams seem to be more user-friendly and easy-understanding that Petri nets. Specification in form of activity diagram may afterwards be transformed into Petri net, which may then be formally verified and used to automatically generate implementation (code). A new transformation method dedicated for event-driven systems is proposed. Verification process is executed automatically by the NuSMV model checker tool. Model description based on specification and properties list is being built. Model description derived from Petri net is presented in RTL-level and easy to synthesize as reconfigurable logic controller or PLC. Properties are defined using temporal logic. In model checking process, verification tool checks whether requirements are satisfied in attached system model. If this is not the case, appropriate counterexamples are generated.
Praca prezentuje metodę formalnej weryfikacji specyfikacji sterownika logicznego uwzględniającą właściwości podane przez użytkownika. Specyfikacja sterownika logicznego może być przedstawiona m.in. w postaci sieci Petriego lub diagramu aktywności języka UML. Diagramy aktywności wydają się być bardziej przyjazne i zrozumiałe dla użytkownika niż sieci Petriego. Specyfikacja w postaci diagramu aktywności może zostać przekształcona do sieci Petriego, która następnie może być formalnie zweryfikowana i wykorzystana do automatycznej generacji implementacji (kodu). Węzły diagramu aktywności konsekwentnie interpretowane są jako tranzycje sieci Petriego, w odróżnieniu od klasycznego podejścia (w starszych wersjach UML) gdzie odwzorowywało się je jako miejsca sieci Petriego. Proces weryfikacji wykonywany jest automatycznie przez narzędzia weryfikacji modelowej. Tworzony jest opis modelu bazujący na specyfikacji oraz lista wymagań. Nowatorskim podejściem jest przedstawienie sieci Petriego na poziomie RTL w taki sposób, że łatwo jest przeprowadzić syntezę logiczną sieci w postaci współbieżnego rekonfigurowalnego sterownika logicznego lub sterownika PLC bez konieczności przekształcania modelu. Wymagania określone są przy użyciu logiki temporalnej. W procesie weryfikacji modelowej narzędzie weryfikujące NuSMV sprawdza, czy model systemu spełnia stawiane mu wymagania. Jeżeli tak nie jest, generowany jest odpowiedni kontrprzykład.
Źródło:
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2010, 13; 79-91
1899-0088
Pojawia się w:
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Model dźwigu osobowego z układem sterowania programowalnym logicznie
Model of a passenger lift with control system programmable logically
Autorzy:
Jezierski, P.
Lepszy, A.
Noworyta, K.
Nagórny, A.
Żółkiewski, S.
Powiązania:
https://bibliotekanauki.pl/articles/409025.pdf
Data publikacji:
2011
Wydawca:
Politechnika Śląska
Tematy:
układ sterowania
dźwig osobowy
PLC
programowalny sterownik logiczny
control system
passenger lift
programmable logic controller
Opis:
W artykule przedstawiono model zlecenia produkcyjnego stanowiącego podstawę integracji systemów Proedims i KbRS w zakresie harmonogramowania produkcji dyskretnej. Model zlecenia umożliwia planowanie produkcji złożonych wyrobów posiadających wielopoziomowe struktury procesów technologicznych zarówno w systemach o konfiguracji przepływowej jak i gniazdowej z maszynami równoległymi. W przyjętym modelu systemu produkcyjnego oraz zlecenia wyszczególniono etapy decyzyjne wymagane przy budowie harmonogramu. Opisano sposób współpracy przy wymianie danych pomiędzy omawianymi systemami.
The paper presents the model of a production order, which is the basis of Proedims and KbRS software systems integration, used in scheduling of discrete manufacturing systems. The model enables planning of production orders for complex products with multi-level structure of the processes in flow shop and job shop production system configuration with parallel machines. Required decision-making stages for schedule construction of the given model of the production system and production order were presented. Principles of cooperation in exchanging data between Proedims and KbRS were discussed.
Źródło:
Wybrane Problemy Inżynierskie; 2011, 2; 171-176
2083-1021
Pojawia się w:
Wybrane Problemy Inżynierskie
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mechanizm obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania w hierarchicznych sieciach Petriego
Exception handling mechanism and control resumption in hierarchical Petri nets
Autorzy:
Doligalski, M.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/152398.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
hierarchiczna sieć Petriego
wywłaszczenie
rekonfigurowalny sterownik logiczny
UML
hierarchical Petri net
expropriation
reconfigurable logic controller
Opis:
Opis programów dla rekonfigurowalnych sterowników logicznych jest przeprowadzany z wykorzystaniem dualnej specyfikacji tego samego, abstrakcyjnego automatu współbieżnego opisanego zarówno diagramem maszyny stanów UML jak i skorelowanym z nim diagramem hierarchicznej sieci Petriego [2, 3]. W artykule pokazano sposób obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania współbieżnego, hierarchicznego procesu dyskretnego przedstawionego modularną siecią Petriego. W literaturze przedmiotu dotyczącej sieci Petriego, brak jest spójnej i prostej metodologii wprowadzenia tego rodzaju funkcjonalności, znanej z teorii hierarchicznych map stanów wprowadzonej przez Harela i rozwiniętej w pracach Gajskiego [7, 8]. Dotychczasowe sposoby odwzorowania sytuacji wyjątkowych w sieciach Petriego, znane ze standardu UML, prowadzą do zerwania związku między prostotą odwzorowania algorytmu a jego sensownością i intuicyjnością. W pracy zaproponowano sposób obsługi sytuacji wyjątkowych polegający na wprowadzeniu do hierarchicznych sieci Petriego dodatkowych miejsc konfiguracyjnych (aktywnych i spoczynkowych). W przypadku prawidłowego funkcjonowania sterownika miejsca konfiguracyjne aktywnych modułów są oznakowane. W przypadku wystąpienia konieczności wstrzymania pracy układu, aktywne miejsce konfiguracyjne traci marker na rzecz spoczynkowych miejsc konfiguracyjnych. W przypadku wznowienia procesów po awarii, następuje powrót markerów do aktywnych miejsc konfiguracyjnych. W przypadku obsługi sytuacji krytycznej, konfiguracyjne miejsce aktywne przekazuje marker do miejsca konfiguracyjnego wywłaszczającego. Przeprowadzane jest opróżnienie z markerów wszystkich miejsc sterujących w sieci a wznowienie pracy powoduje wprowadzenie jej do stanu początkowego.
The description of programs for reconfigurable logic controllers is performed with use of dual specification [5, 6], concurrent abstract state machine described both with the UML state machine diagram and correlated hierarchical Petri net [1, 2, 3]. The paper shows the exceptions handling mechanism and control resumption of the hierarchical concurrent binary process described by means of a modular Petri net. In the literature on Petri nets (Fig. 2), there is no coherent and simple methodology for introduction of this kind of functionality, known from the theory of hierarchical map of states introduced by Harel and developed in the work by Gajski [7, 8]. The paper proposes how to handle exceptions based on introducing additional configurational places (active and idle) into hierarchical Petri nets (Fig. 3). In the case of having to stop operation of the system, the active configurational place loses its marker for the idle configurational place. In the case of resumption processes after the failure (Fig. 6), markers will return to the active configurational places. In the case of an emergency (critical exceptions - Fig. 7.), the active configurational place moves a marker to the resumption configurational place. Evacuation of all markers in the control places of the network and resumption of the net work to its original state are carried out. In the paper the possibility and desirability of implementing a new method of exceptions handling in a binary logic controller for productive is presented.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 671-674
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dwustanowe sterowanie ogrzewaniem w zautomatyzowanym „budynku inteligentnym” na przykładzie symulacji komputerowych w programie LOGO! Soft Comfort v6.0
Two control heating in automated “intelligent building” on the basis of computer simulations in LOGO! Soft Comfort v6.0
Autorzy:
Jarmuda, T.
Powiązania:
https://bibliotekanauki.pl/articles/377343.pdf
Data publikacji:
2012
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
budynek inteligentny
sterowanie ogrzewaniem
sterownik logiczny
LOGO! Soft Comfort v6.0
wzmacniacz analogowy B007
Opis:
Artykuł przedstawia możliwości aplikacyjne sterownika LOGO! firmy Siemens w zakresie sterowania ogrzewaniem w zautomatyzowanym „budynku inteligentnym”. Szerokie spektrum możliwości sterownika logicznego znajduje odzwierciedlenie w rzeczywistości, na przykładzie symulacji komputerowych w programie LOGO! Soft Comfort v6.0. W pracy dokonano analizy porównawczej dwóch programów realizujących dwustanowe sterowanie ogrzewaniem: z histerezą i bez histerezy, a także przedstawiono program sterowania „inteligentnym” domem letniskowym. W artykule zaprezentowano także wyniki obliczeń parametrów dla wzmacniacza analogowego B007, na przykładzie charakterystyk przykładowych krzywych grzania.
The article presents the application possibilities of Siemens LOGO! controller in the heating control in an automated "intelligent building". Broad possibilities spectrum of logic controller is reflected in the fact, for example on the basis of computer simulations in LOGO! Soft Comfort v6.0. The paper presents a comparative analysis of two programs implementing the heating digital control: with hysteresis and no hysteresis, and also shows the control program of “intelligent” cottage. The article presents the results of calculations of parameters for an B007 analog amplifier on the basis of the sample heating curves.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2012, 70; 197-207
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Diagramy aktywności UML w projektowaniu rekonfigurowalnych sterowników logicznych
UML activity diagrams in design of reconfigurable logic controllers
Autorzy:
Grobelny, M.
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/156715.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
specyfikacja behawioralna
rekonfigurowalny sterownik logiczny
UML
diagramy aktywności
behavioural specification
activity diagrams
Opis:
Artykuł przedstawia sposób reprezentacji behawioralnej sterownika logicznego przy wykorzystaniu diagramów aktywności języka UML. Zaproponowane zostało zastosowanie diagramów aktywności do projektowania rekonfigurowalnych sterowników logicznych, a dokładnie do opisu zachowania sterownika logicznego podczas pracy. Do tego celu został dostosowany zbiór elementów diagramów aktywności w celu umożliwienia efektywnego modelowania behawioralnego. Rozważane jest także wykorzystanie hierarchicznych możliwości diagramów aktywności do częściowej rekonfiguracji
The paper focuses on behavioural representation of a logic controller with usage of UML activity diagrams. There is shown a subset of UML activity diagram elements sufficient to present logic controller behaviour simultaneously suitable for automatic synthesis with use of hardware description languages. After short introduction (Section 1) to the topic, UML activity diagrams as a specification technique are presented (Section 2). Additionally, there is described a subset of elements (Tab.1) of the discussed specification techniques fulfilling behavioural modelling requirements of a reconfigurable logic controller. Specification possibilities are given using sample control process of preparing the exact amount of liquid in two tanks (Section 3). The real model of the process is shown in Fig. 1. One of the possible behavioural specifications with use of UML activity diagrams is depicted in Fig. 2. This is a representation of the considered action state concept specification techniques in version 1.x. The other possibility is to specify a process with use of elementary system actions (Fig. 3), which is characteristic of the UML activity diagrams version 2.x. Fig. 4, on the other hand, shows signal based specification which is suitable for automatic hardware description language code generation (e.g. VHDL). Furthermore, Section 4 describes possibilities of using hierarchical aspects of activity diagrams to prepare specification for partial reconfiguration. Finally, Section 5 concludes the paper.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 596-598
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Conception of partial specification of logic controller deterministic state machine
Koncepcja niepełnej specyfikacji deterministycznej maszyny stanów sterownika logicznego
Autorzy:
Łabiak, G.
Powiązania:
https://bibliotekanauki.pl/articles/156340.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
deterministyczna maszyna stanów
diagramy statechart
sterownik logiczny
konflikty tranzycji
predykaty
algebra Boole'a
deterministic state machine
statechart diagrams
logic controller
transition conflicts
predicates
Boolean algebra
symbolic methods
metody symboliczne
Opis:
Zagadnienie stworzenia deterministycznego opisu zachowania sterownika logicznego (bez konfliktów między tranzycjami) opisanego diagramami statecharts [2, 9] jest zagadnieniem o złożoności problemu spełnialności i jego rozwiązanie poprzez "ręczne" konstrukcje predykatów tranzycji może być dla projektanta bardzo trudne o ile w ogóle możliwe. Referat skupia się na problemie automatycznego doboru predykatów tranzycji w warunkach niepełnej specyfikacji, tak aby maszyna stanów [2, 9] (diagram statechart, rys. 3a) modelowała zachowanie w sposób deterministyczny. W proponowanej metodzie projektant podaje najistotniejsze zdarzenia warunkujące przejścia, a system CAD automatycznie rozwiązuje konflikty tranzycji niepełnej specyfikacji. Podstawową koncepcją automatycznego rozwiązywania konfliktów tranzycji jest utworzenie własnego zestawu wszystkich zmiennych dla każdej tranzycji osobno (podrozdz. 4.1). Nowo utworzone zmienne wyznaczają bazę symbolicznej przestrzeni wektorowej, w której można przestawić wszystkie możliwe predykaty (podrozdz. 4.2). W przestrzeni symbolicznej w łatwy sposób można opisać wyrażeniem logicznym zbiór wszystkich predykatów ortogonalnych oraz zbiory odpaleń wynikające z niepełnej specyfikacji (podrozdz. 4.3). Iloczyn w przestrzeni symbolicznej zbiorów predykatów ortogonalnych i zbiorów odpaleń wyznacza zbiór zestawów ortogonalnych predykatów wynikających z częściowej specyfikacji (podrozdz. 4.4). Wszystkie operacja na zbiorach wykonywane są jako logiczne przekształcenia odpowiednich funkcji charakterystycznych, które efektywnie mogą być implementowane za pomocą binarnych diagramów decyzyjnych [7].
The issue of creating a deterministic behaviour description (without conflicts between transitions) of a logic controller is an issue of computational complexity equal to a classic satisfiability problem. Its solution through by-hand transition predicates construction can be very painstaking and tedious, if possible at all. The paper focuses on automatic transition predicates construction where transition predicates are partially specified by a designer giving only the most essential information necessary to comprehend the controller behaviour. This partial specification causes that a state machine (statechart diagram) is nondeterministic (and hence cannot be technically implemented) and the CAD system task is to transform automatically this partial specification into a corresponding deterministic form.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 76-79
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Bezpieczna platforma sprzętowa dla aplikacji opisanych w języku FBD
Safety execution framework for FB applications
Autorzy:
Śnieżek, M.
Powiązania:
https://bibliotekanauki.pl/articles/156270.pdf
Data publikacji:
2005
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterowanie bezpieczne
sterownik logiczny
PLC
język bloków funkcyjnych
formalna weryfikacja
safety related control
Safety Integrity Level 3
Function Block Diagrams
software verification
programmable logic controller
Opis:
W pracy przedstawiono programowalny sterownik logiczny, zachowujący się w sposób bezpieczny. Zachowanie to obejmuje normalną pracę, podczas której wymaga się poprawnego sterowania, jak również stan awarii, w którym wyjścia muszą być automatycznie wyzerowane. Algorytm sterowania jest opisany metodą bloków funkcyjnych FBD i SFC zgodną z normą IEC-61131. Zastosowana architektura sprzętowa sprzyja podzieleniu oprogramowania na dwie części. Pierwsza część - stała, niezależna od aplikacji - obejmuje bibliotekę bloków funkcyjnych. część druga - zmienna, bezpośrednio zależna od aplikacji - zawiera strukturę połączeń bloków. Obydwie części są wykonywane przez osobne procesory. Do badania poprawności stałej części programu zaproponowano formalną metodę wykorzystującą logikę wyższego rzędu HOL. Część zamienną bada się stosując metodę zróżnicowanej retranslacji.
To architecturally support the programming of safety related control applications in the graphical language Function Block Diagram and the verification of such software meeting the requirements of safety Integrity level 3, a dedicated, low complexity execution platform is presented. Its hardware is fault detecting to immediately initiate emegrency shut-downs in case of malfunctions. By design, there is no semantic gap between the programming and machine execution levels, enabling the safety licensing of application software by extremely simple, but rigorous methods, viz., diverse back translation and inspection. Operating in strictly periodic fashion, the platform exhibits fully predictable real time behaviour.
Źródło:
Pomiary Automatyka Kontrola; 2005, R. 51, nr 1, 1; 31-33
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 16

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies