Temat: sterownik logiczny - Katalog OPAC zbiorów

Skocz do pozycji: 1.

Tytuł:: Sprzętowo wspomagana, selektywna realizacja programu w sterowniku logicznym
Hardware Supported Selective Control Program Execution In A PLC
Autorzy:: Milik, A.
Powiązania:: https://bibliotekanauki.pl/articles/155628.pdf
Data publikacji:: 2007
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: FPGA
sterownik logiczny
pamięć obrazu procesu
PLC
process image memory
Opis:: Artykuł przedstawia metodę selektywnej realizacji programu sterowania. W programie sterowania podzielonym na bloki realizowane są te, których argumenty uległy zmianie od ostatniego cyklu obliczeniowego. Elementem niezbędnym do selektywnej realizacji programu jest pamięć procesu z mechanizmem wykrywania różnic w jej zawartości. Powyższe zadanie może zostać zrealizowany w sposób efektywny, przy wykorzystaniu unikalnych cech układów FPGA.
The paper presents method of selective control program execution by a PLC. From entire program are executed only these blocks that variables have changed since last calculation. In order to determine program blocks that require recalculation in current program loop specific hardware support is used. The memory content difference detection unit allow to determine changes in memory content since last comparison. General idea of the change detector is presented in Fig. 2. Variables that are used by program block usually are stored in various location of process image memory. In order to precisely determine execution condition change detector should watch desired regions of memory while other part should not be considered. Following approach require to equip change detector with map of watched memory regions (Fig. 3). Finally change detector units together with process memory has been implemented in an FPGA device. Two different constructions that utilize distributed RAMs and block RAMs were considered. Requireme
Źródło:: Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 69-71
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 2.

Tytuł:: Diagramy aktywności UML w projektowaniu rekonfigurowalnych sterowników logicznych
UML activity diagrams in design of reconfigurable logic controllers
Autorzy:: Grobelny, M.
Grobelna, I.
Powiązania:: https://bibliotekanauki.pl/articles/156715.pdf
Data publikacji:: 2012
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: specyfikacja behawioralna
rekonfigurowalny sterownik logiczny
UML
diagramy aktywności
behavioural specification
activity diagrams
Opis:: Artykuł przedstawia sposób reprezentacji behawioralnej sterownika logicznego przy wykorzystaniu diagramów aktywności języka UML. Zaproponowane zostało zastosowanie diagramów aktywności do projektowania rekonfigurowalnych sterowników logicznych, a dokładnie do opisu zachowania sterownika logicznego podczas pracy. Do tego celu został dostosowany zbiór elementów diagramów aktywności w celu umożliwienia efektywnego modelowania behawioralnego. Rozważane jest także wykorzystanie hierarchicznych możliwości diagramów aktywności do częściowej rekonfiguracji
The paper focuses on behavioural representation of a logic controller with usage of UML activity diagrams. There is shown a subset of UML activity diagram elements sufficient to present logic controller behaviour simultaneously suitable for automatic synthesis with use of hardware description languages. After short introduction (Section 1) to the topic, UML activity diagrams as a specification technique are presented (Section 2). Additionally, there is described a subset of elements (Tab.1) of the discussed specification techniques fulfilling behavioural modelling requirements of a reconfigurable logic controller. Specification possibilities are given using sample control process of preparing the exact amount of liquid in two tanks (Section 3). The real model of the process is shown in Fig. 1. One of the possible behavioural specifications with use of UML activity diagrams is depicted in Fig. 2. This is a representation of the considered action state concept specification techniques in version 1.x. The other possibility is to specify a process with use of elementary system actions (Fig. 3), which is characteristic of the UML activity diagrams version 2.x. Fig. 4, on the other hand, shows signal based specification which is suitable for automatic hardware description language code generation (e.g. VHDL). Furthermore, Section 4 describes possibilities of using hierarchical aspects of activity diagrams to prepare specification for partial reconfiguration. Finally, Section 5 concludes the paper.
Źródło:: Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 596-598
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 3.

Tytuł:: Wykorzystanie pseudostanów historii do modelowania sytuacji awaryjnych w maszynie stanów UML
Use of history pseudostates for modeling the emergency situation in a UML state machine
Autorzy:: Bazydło, G.
Adamski, M.
Stefanowicz, Ł.
Powiązania:: https://bibliotekanauki.pl/articles/156086.pdf
Data publikacji:: 2014
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: UML
maszyna stanów
pseudostan historii
sterownik logiczny
state machine
history pseudostate
logic controller
Opis:: W artykule przedstawiono zagadnienia związane z modelowaniem obsługi sytuacji awaryjnych opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Szczególną uwagę zwrócono na wykorzystanie pseudostanów historii a także zdarzeń i przejść zakończenia (typu completion event), przejść wysokiego poziomu, stanów końcowych i przejść bezwarunkowych. Celem zaproponowanej metody jest takie przekształcenie modelu hierarchicznej maszyny stanów UML, aby otrzymać opis układu w języku opisu sprzętu Verilog. Metoda została poparta stosownym przykładem układu sterowania.
The paper presents the design methodology for deriving Verilog descriptions from UML state machine diagrams (Figs. 2, 3) in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced. It illustrates the case of a system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of the UML 2.4 state machine diagrams ensures, under the proposed structural design rules, that the Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of the UML state machine is directly mapped into a structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of the behavioral model. In the paper the emphasis is put on the support of modeling an emergency situation with use of history pseudostates, high-level transitions and completion events. The way of hardware implementation of storing the information about the previously active state is also presented (Fig. 5). The most important algorithm of the proposed method is illustrated by an appropriate example (Fig. 1).
Źródło:: Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 513-515
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 4.

Tytuł:: Safety related control systems for railway signalling applications with a safety PLC
Autorzy:: Ždánsky, J.
Rástočný, K.
Hrbček, J.
Powiązania:: https://bibliotekanauki.pl/articles/393794.pdf
Data publikacji:: 2011
Wydawca:: Polskie Stowarzyszenie Telematyki Transportu
Tematy:: PLC
programowalny sterownik logiczny
SIL
poziom nienaruszalności bezpieczeństwa
programmable logic controller
safety integrity level
Opis:: Nowadays, there are available on the market not only standard PLCs (Programmable Logic Controller) but also safety PLC´s. These are primarily designed for industrial applications. Their guaranteed safety properties, however, enable to be used in applications, in which the usage of PLC has not been common until now. The aim of this article is to focus on problems related to the usage of safety PLC in railway signalling systems.
Źródło:: Archives of Transport System Telematics; 2011, 4, 3; 43-49
1899-8208
Pojawia się w:: Archives of Transport System Telematics
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 5.

Tytuł:: Mechanizm obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania w hierarchicznych sieciach Petriego
Exception handling mechanism and control resumption in hierarchical Petri nets
Autorzy:: Doligalski, M.
Adamski, M.
Powiązania:: https://bibliotekanauki.pl/articles/152398.pdf
Data publikacji:: 2011
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: hierarchiczna sieć Petriego
wywłaszczenie
rekonfigurowalny sterownik logiczny
UML
hierarchical Petri net
expropriation
reconfigurable logic controller
Opis:: Opis programów dla rekonfigurowalnych sterowników logicznych jest przeprowadzany z wykorzystaniem dualnej specyfikacji tego samego, abstrakcyjnego automatu współbieżnego opisanego zarówno diagramem maszyny stanów UML jak i skorelowanym z nim diagramem hierarchicznej sieci Petriego [2, 3]. W artykule pokazano sposób obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania współbieżnego, hierarchicznego procesu dyskretnego przedstawionego modularną siecią Petriego. W literaturze przedmiotu dotyczącej sieci Petriego, brak jest spójnej i prostej metodologii wprowadzenia tego rodzaju funkcjonalności, znanej z teorii hierarchicznych map stanów wprowadzonej przez Harela i rozwiniętej w pracach Gajskiego [7, 8]. Dotychczasowe sposoby odwzorowania sytuacji wyjątkowych w sieciach Petriego, znane ze standardu UML, prowadzą do zerwania związku między prostotą odwzorowania algorytmu a jego sensownością i intuicyjnością. W pracy zaproponowano sposób obsługi sytuacji wyjątkowych polegający na wprowadzeniu do hierarchicznych sieci Petriego dodatkowych miejsc konfiguracyjnych (aktywnych i spoczynkowych). W przypadku prawidłowego funkcjonowania sterownika miejsca konfiguracyjne aktywnych modułów są oznakowane. W przypadku wystąpienia konieczności wstrzymania pracy układu, aktywne miejsce konfiguracyjne traci marker na rzecz spoczynkowych miejsc konfiguracyjnych. W przypadku wznowienia procesów po awarii, następuje powrót markerów do aktywnych miejsc konfiguracyjnych. W przypadku obsługi sytuacji krytycznej, konfiguracyjne miejsce aktywne przekazuje marker do miejsca konfiguracyjnego wywłaszczającego. Przeprowadzane jest opróżnienie z markerów wszystkich miejsc sterujących w sieci a wznowienie pracy powoduje wprowadzenie jej do stanu początkowego.
The description of programs for reconfigurable logic controllers is performed with use of dual specification [5, 6], concurrent abstract state machine described both with the UML state machine diagram and correlated hierarchical Petri net [1, 2, 3]. The paper shows the exceptions handling mechanism and control resumption of the hierarchical concurrent binary process described by means of a modular Petri net. In the literature on Petri nets (Fig. 2), there is no coherent and simple methodology for introduction of this kind of functionality, known from the theory of hierarchical map of states introduced by Harel and developed in the work by Gajski [7, 8]. The paper proposes how to handle exceptions based on introducing additional configurational places (active and idle) into hierarchical Petri nets (Fig. 3). In the case of having to stop operation of the system, the active configurational place loses its marker for the idle configurational place. In the case of resumption processes after the failure (Fig. 6), markers will return to the active configurational places. In the case of an emergency (critical exceptions - Fig. 7.), the active configurational place moves a marker to the resumption configurational place. Evacuation of all markers in the control places of the network and resumption of the net work to its original state are carried out. In the paper the possibility and desirability of implementing a new method of exceptions handling in a binary logic controller for productive is presented.
Źródło:: Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 671-674
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 6.

Tytuł:: Projektowanie sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego
Logic controller design using enabling and inhibitor arcs of Petri nets
Autorzy:: Grobelna, I.
Grobelny, M.
Powiązania:: https://bibliotekanauki.pl/articles/156703.pdf
Data publikacji:: 2012
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: specyfikacja behawioralna
rekonfigurowalny sterownik logiczny
UML
diagramy aktywności
behavioural specification
reconfigurable logic controller
activity diagrams
Opis:: Artykuł dotyczy zagadnień związanych z projektowaniem sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego. Zaproponowano nowatorskie podejście do regułowej specyfikacji sterownika logicznego, przygotowanej w postaci abstrakcyjnego autorskiego modelu logicznego dogodnego do formalnej weryfikacji modelowej oraz syntezy logicznej. Szczególną uwagę zwrócono tutaj na łuki zakazujące i zezwalające interpretowanych sieci Petriego, ich realizację w abstrakcyjnym modelu logicznym i interpretację w innej postaci specyfikacji zachowania sterownika logicznego - diagramach aktywności języka UML.
The paper focuses on logic controller design using enabling and inhibitor arcs of Petri nets. There is proposed a novel original approach to rule-based specification of logic controller behaviour prepared as an abstract logical model suitable for formal verification and logic synthesis. Special interest is put on enabling and inhibitor (disabling) arcs of interpreted Petri nets, their realization in an abstract logical model and interpretation in other specification form - namely UML activity diagrams (in version 2.x). These arcs can be used for flow synchronization or controlled usage of shared resources. After a short introduction (Section 1), some basic concepts on logic controller specification are presented (Section 2), in particular considering (interpreted) Petri nets and UML (activity) diagrams. Usage of enabling and inhibitor arcs is shown on an example of the interpreted Petri net in Fig. 1 (transitions firing sequence in Fig. 2), followed by their representation in the proposed abstract rule-based logical model, its formal verification (using model checking technique) and synthesis (Section 3). The paper also proposes enabling and inhibitor arcs interpretation in UML activity diagrams (Section 4). Although direct representation of these arcs is not possible, the authors try to achieve an alternative solution which corresponds semantically to appropriate Petri net elements. Tab. 1 presents graphic representation of the considered arcs in interpreted Petri nets as well as in UML activity diagrams. The paper ends with a short summary (Section 5).
Źródło:: Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 605-607
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 7.

Tytuł:: Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
Distributed control system with GALS architecture with use of Petri net
Autorzy:: Bukowiec, A.
Powiązania:: https://bibliotekanauki.pl/articles/153437.pdf
Data publikacji:: 2012
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: dekompozycja
FPGA
sieć Petriego
sterownik logiczny
synteza logiczna
decomposition
Petri net
logic controller
logic synthesis
Opis:: W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
Źródło:: Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 502-505
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 8.

Tytuł:: Model dźwigu osobowego z układem sterowania programowalnym logicznie
Model of a passenger lift with control system programmable logically
Autorzy:: Jezierski, P.
Lepszy, A.
Noworyta, K.
Nagórny, A.
Żółkiewski, S.
Powiązania:: https://bibliotekanauki.pl/articles/409025.pdf
Data publikacji:: 2011
Wydawca:: Politechnika Śląska
Tematy:: układ sterowania
dźwig osobowy
PLC
programowalny sterownik logiczny
control system
passenger lift
programmable logic controller
Opis:: W artykule przedstawiono model zlecenia produkcyjnego stanowiącego podstawę integracji systemów Proedims i KbRS w zakresie harmonogramowania produkcji dyskretnej. Model zlecenia umożliwia planowanie produkcji złożonych wyrobów posiadających wielopoziomowe struktury procesów technologicznych zarówno w systemach o konfiguracji przepływowej jak i gniazdowej z maszynami równoległymi. W przyjętym modelu systemu produkcyjnego oraz zlecenia wyszczególniono etapy decyzyjne wymagane przy budowie harmonogramu. Opisano sposób współpracy przy wymianie danych pomiędzy omawianymi systemami.
The paper presents the model of a production order, which is the basis of Proedims and KbRS software systems integration, used in scheduling of discrete manufacturing systems. The model enables planning of production orders for complex products with multi-level structure of the processes in flow shop and job shop production system configuration with parallel machines. Required decision-making stages for schedule construction of the given model of the production system and production order were presented. Principles of cooperation in exchanging data between Proedims and KbRS were discussed.
Źródło:: Wybrane Problemy Inżynierskie; 2011, 2; 171-176
2083-1021
Pojawia się w:: Wybrane Problemy Inżynierskie
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 9.

Tytuł:: Dwustanowe sterowanie ogrzewaniem w zautomatyzowanym „budynku inteligentnym” na przykładzie symulacji komputerowych w programie LOGO! Soft Comfort v6.0
Two control heating in automated “intelligent building” on the basis of computer simulations in LOGO! Soft Comfort v6.0
Autorzy:: Jarmuda, T.
Powiązania:: https://bibliotekanauki.pl/articles/377343.pdf
Data publikacji:: 2012
Wydawca:: Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:: budynek inteligentny
sterowanie ogrzewaniem
sterownik logiczny
LOGO! Soft Comfort v6.0
wzmacniacz analogowy B007
Opis:: Artykuł przedstawia możliwości aplikacyjne sterownika LOGO! firmy Siemens w zakresie sterowania ogrzewaniem w zautomatyzowanym „budynku inteligentnym”. Szerokie spektrum możliwości sterownika logicznego znajduje odzwierciedlenie w rzeczywistości, na przykładzie symulacji komputerowych w programie LOGO! Soft Comfort v6.0. W pracy dokonano analizy porównawczej dwóch programów realizujących dwustanowe sterowanie ogrzewaniem: z histerezą i bez histerezy, a także przedstawiono program sterowania „inteligentnym” domem letniskowym. W artykule zaprezentowano także wyniki obliczeń parametrów dla wzmacniacza analogowego B007, na przykładzie charakterystyk przykładowych krzywych grzania.
The article presents the application possibilities of Siemens LOGO! controller in the heating control in an automated "intelligent building". Broad possibilities spectrum of logic controller is reflected in the fact, for example on the basis of computer simulations in LOGO! Soft Comfort v6.0. The paper presents a comparative analysis of two programs implementing the heating digital control: with hysteresis and no hysteresis, and also shows the control program of “intelligent” cottage. The article presents the results of calculations of parameters for an B007 analog amplifier on the basis of the sample heating curves.
Źródło:: Poznan University of Technology Academic Journals. Electrical Engineering; 2012, 70; 197-207
1897-0737
Pojawia się w:: Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 10.

Tytuł:: Weryfikacja modelowa interpretowanych sieci Petriego sterowania
Model checking of control interpreted Petri Nets
Autorzy:: Grobelna, I.
Powiązania:: https://bibliotekanauki.pl/articles/152412.pdf
Data publikacji:: 2011
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: weryfikacja modelowa
sterownik logiczny
interpretowane sieci Petriego sterowania
logika temporalna
model checking
logic controller
control interpreted Petri nets
temporal logic
Opis:: Artykuł przedstawia oryginalne podejście do weryfikacji modelowej interpretowanych sieci Petriego sterowania. Sieci Petriego są powszechnie wykorzystywane w przemyśle. Najczęściej jednak weryfikowane są pod kątem właściwości strukturalnych, a właściwości behawioralne (mimo ich dużego znaczenia) są pomijane. Technika weryfikacji modelowej pozwala na weryfikację właściwości opisujących zachowanie projektowanego systemu. Model logiczny otrzymany na podstawie istniejącej sieci Petriego sterowania przedstawiany jest na poziomie RTL w taki sposób, że nadaje się zarówno do formalnej weryfikacji, jak i do syntezy logicznej jako rekonfigurowalny sterownik logiczny lub PLC.
The paper introduces a novel approach to model checking with Control Interpreted Petri Nets [15]. Petri Nets [9, 11, 12, 13] are commonly used in the industry. However, they are mostly verified against structural properties, and behavioral properties are out of scope. The model checking technique [3, 7, 8, 21, 22] allows verifying properties which describe behavior of the designed system. Properties to be verified are expressed in temporal logic [16, 17, 18, 19, 20]. The logical model (Fig. 1) derived from existing Petri net is presented at RTL level (Register Transfer Level) in such a way, that it is easy to be formally verified as well as to logical synthesized as a reconfigurable logic controller or PLC (Programmable Logic Controller). It operates on variables which correspond to places, input and output signals of the Control Interpreted Petri Net (Section 3). The variables change their values according to some specified rules. The logical model is afterwards transformed into input format of the NuSMV model checker [23] and formally verified (Section 4). Control Interpreted Petri Net (Fig. 2) is divided into elementary subnets (Fig. 3). Each elementary subnet consists of a single place and its input and output transitions. Each elementary subnet is interpreted as a single segment of model description in the NuSMV tool. Each elementary subnet represents a two-states state machine which is usually realized as a single macrocell (Fig. 4) in the FPGA circuit. The properties to be verified are expressed in LTL or CTL logic. If any of them is not satisfied in the described system model, the appropriate counterexample is generated (Fig. 6). In the example in the paper the verification finds a subtle error resulting from incorrect / incomplete specification (Fig. 5) and allows the user to localize the error source.
Źródło:: Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 666-670
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Informacja

Wyszukujesz frazę "sterownik logiczny" wg kryterium: Temat

Źródło danych

Dostawca treści

Kolekcja

Rok wydania

Wydawca

Temat

Autor

Typ dokumentu

Język