Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "programmable device" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 22
Tytuł:
Jumping-Jack - implementation of the game in programmable logic device
Autorzy:
Tyburski, J.
Powiązania:
https://bibliotekanauki.pl/articles/114216.pdf
Data publikacji:
2018
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
video game
two-dimensional graphics
programmable logic device
Opis:
This paper concerns the manner and results of Jumping-Jack video game implementation performed with the use of programmable logic device. The implementation corresponds to a non-memory approach involving only the logical resources of mentioned device. What is more, it is referred to the creation of the game from scratch. Selected aspects of the implementation are presented, as well as the information about the hardware and software used for the process. Furthermore, the usability of the achieved solution is considered and the possible ways of the solution development are listed. The organization of the paper is as follows: in chapter 1 the description and screen of the game are shown. In chapters 2 to 4 the graphics details of the implemented game are provided. In chapters 5 to 7 the implementation process, its results and the final conclusions are described.
Źródło:
Measurement Automation Monitoring; 2018, 64, 1; 17-19
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Pseudo-random bit generators based on linear-feedback shift registers in a programmable device
Autorzy:
Parol, M.
Dąbal, P.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114462.pdf
Data publikacji:
2016
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
pseudo-random bit generators
linear-feedback shift register
programmable device
Opis:
We present the results of comparative study on three pseudo-random bit generators (PRBG) based on various use of linear-feedback shift registers (LFSR). The project was focused on implementation and tests of three such PRBG in programmable device Spartan 6, Xilinx. Tests of the designed PRBGs were performed with the use of standard statistical tests NIST SP800-22.
Źródło:
Measurement Automation Monitoring; 2016, 62, 6; 184-186
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
A multichannel programmable distribution amplifier
Autorzy:
Różyc, K.
Kwiatkowski, P.
Sawicki, M.
Jachna, Z.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/114493.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programmable device
distribution amplifier
Opis:
This paper presents the design, operation and test results of a multichannel programmable distribution amplifier. The distributor is based on a reprogrammable device Spartan-6 FPGA (Xilinx) and is intended to distribute a 10 MHz or 5 MHz frequency reference signal as well as 1 PPS pulses. It is built in a 2U, 19” rack-mount enclosure and is equipped with a single optical and seven electrical inputs, as well as two optical and fourteen electrical outputs The transition time and additive jitter of the distribution amplifier were tested and they did not exceed 14 ns and 4.5 ps RMS (for electrical inputs/outputs), respectively. In the case of optical input/outputs, the results depend on the parameters of converters involved. The values of delays and jitter introduced by the distributor are slightly larger than for dedicated integrated circuits, but the advantage of this solution is the possibility to build signal distributors with a larger number of inputs/outputs and the ease to modify and meet requirements of various applications.
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 314-316
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Parallel data processing in a 3-channel integrated time-interval counter
Autorzy:
Jachna, Z.
Szplet, R.
Kwiatkowski, P.
Różyc, K.
Powiązania:
https://bibliotekanauki.pl/articles/114531.pdf
Data publikacji:
2015
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programmable device
time-to-digital converters
interpolating time counters
parallel data processing
Opis:
In this paper, we discuss an issue of parallel data processing in multichannel time interval counters (TICs). Particularly we analyze this problem within the framework of a 3-channel TIC developed for the international project Legal Time Distribution System (LTDS). The TIC provides the high measurement precision (< 15 ps) and wide range (> 1s) that are obtained by combining reference clock period counting with in-period interpolation. A measurement process consists of three main stages: (1) events registration, (2) data processing and (3) data transfer. In the event registration stage all input events are identified and registered with related unique timestamps based on a consistent time scale. To achieve high measurement precision, the stream of timestamps is then processed using actual transfer characteristics of the TIC and offset values of all measurement channels. We describe the concept of parallel data processing and its implementation in a Spartan-6 FPGA device (XC6SLX75, Xilinx).
Źródło:
Measurement Automation Monitoring; 2015, 61, 7; 308-310
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Procesor kodu do realizacji procedur kalibracyjnych w interpolacyjnym liczniku czasu
A code processor for realization of calibration procedures in an interpolating time counter
Autorzy:
Jachna, Z.
Szplet, R.
Kwiatkowski, P.
Różyc, K.
Powiązania:
https://bibliotekanauki.pl/articles/151466.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
przetworniki czasowo-cyfrowe
interpolacyjny licznik czasu
programmable device
time-to-digital converters
interpolating
time counter
Opis:
W artykule opisano projekt procesora kodu (PK) stanowiącego fragment dwukanałowego precyzyjnego licznika czasu z niezależnymi interpolatorami dwustopniowymi. Projekt został zrealizowany w układzie programowalnym XC6SLX75 (Xilinx). Zadaniem układów PK jest wykonywanie kalibracji linii kodujących, w wyniku której następuje aktualizowanie charakterystyk przetwarzania i w efekcie zwiększenie precyzji pomiarowej licznika. Dzięki sprzętowej implementacji algorytmów kalibracyjnych uzyskuje się skrócenie czasu wykonywania kalibracji, zmniejszenie liczby danych przesyłanych do komputera oraz zmniejszenie złożoności oprogramowania sterującego.
In the paper there is presented a design of a code processor (PK) as a part of a 2-channel precise time counter with independent 2-stage interpolators. The project was implemented in Spartan-6 (Xilinx) FPGA device. The main task of the PK is calibration of coding lines, resulting in updating transfer characteristics and, as an effect, higher measurement precision of the counter. Thanks to the hardware implementation of calibration algorithms there are achieved: the shorter execution time of calibration procedures, the lower amount of data transferred into the computer and less complex control software. The first simple realization of the PK has been implemented using Spartan-3 device (Xilinx) [8]. This paper presents a new, improved realization of the PK whose characteristic is more suited for the newest counters and those to be invented in the future. The use of VHDL language for description of the PK makes it more susceptible to be adapted. This paper consists of description of the counter with advanced architecture of interpolators [7] , where 10 independent time coding lines where implemented in each measurement channel. The operating principle of the PK is described based on the following scheme: precise description of code density test realization, the way of forming the transfer characteristic and the results calculations.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 438-440
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Scalony licznik czasu z użyciem stempli czasowych i interpolacji dwustopniowej
An integrated time counter based on timestamps and two-stage interpolation
Autorzy:
Kwiatkowski, P.
Szplet, R.
Jachna, Z.
Różyc, K.
Powiązania:
https://bibliotekanauki.pl/articles/157252.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
przetworniki czasowo-cyfrowe
metoda stempli czasowych
interpolacja dwustopniowa
programmable device
time-to-digital converters
time stamps method
two-stage interpolation
Opis:
W artykule opisano budowę i działanie licznika czasu opartego na metodzie stempli czasowych i dwustopniowej interpolacji. Licznik został zaimplementowany w układzie programowalnym FPGA Kintex-7 firmy Xilinx. Pokazano sposób tworzenia stempli czasowych o wysokiej rozdzielczości oraz opisano problemy projektowe pojawiające się podczas implementacji projektu w układzie FPGA. Opracowany licznik charakteryzuje się wysoką rozdzielczością (< 11,6 ps) i precyzją (< 12 ps) oraz dużą szybkością powtarzania pomiarów (do 12 milionów pomiarów na sekundę). Słowa kluczowe: układy programowalne, przetworniki czasowo-cyfrowe, metoda stempli czasowych, interpolacja dwustopniowa.
This paper presents an integrated time counter based on timestamps and two-stage interpolation methods implemented in an FPGA programmable device. The timestamps method [2, 3] is useful, among others, in physical experiments and laser ranging systems [2, 4, 5]. To obtain high (picoseconds) resolution, it can be combined with the Nutt interpolation method [1, 6]. The principle of measurement is described in Section 2 and shown in Fig. 1. The time counter contains a period counter, a period counter register and 8 independent channels (Fig. 2, Section 3). Each channel consists of a multiphase clock generator, first and second interpolation stage modules and a channel register. The principle of operation and the way of implementing them in a Kintex-7 FPGA device (Xilinx) [7] are also presented in Section 3. The time counter was examined in terms of resolution and precision for each measurement channel (Section 4). The resolution was evaluated using the statistical code density test [8] and its value was below 12 ps. In Fig. 3 there is shown the time counter precision. In the range up to 1 ms it does not exceed 12 ps. For longer time intervals the precision is worsened by the limited stability of the reference clock. The maximum measurement rate for a single channel was experimentally estimated as 12 million measurements per second. The presented time counter is characterized by high metrological parameters (due to the interpolation method) and wide functionality (due to the time stamps).
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 435-437
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Ultrasonic flow measurement with high resolution
Autorzy:
Grzelak, S.
Czoków, J.
Kowalski, M.
Zieliński, M.
Powiązania:
https://bibliotekanauki.pl/articles/221448.pdf
Data publikacji:
2014
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
ultrasonic flowmeter
time-to-digital converter
programmable logic device
time measurement
Opis:
The ultrasonic flowmeter which is described in this paper, measures the transit of time of an ultrasonic pulse. This device consists of two ultrasonic transducers and a high resolution time interval measurement module. An ultrasonic transducer emits a characteristic wave packet (transmit mode). When the transducer is in receive mode, a characteristic wave packet is formed and it is connected to the time interval measurement module inputs. The time interval measurement module allows registration of transit time differences of a few pulses in the packet. In practice, during a single measuring cycle a few time-stamps are registered. Moreover, the measurement process is also synchronous and, by applying the statistics, the time interval measurement uncertainty improves even in a single measurement. In this article, besides a detailed discussion on the principle of operation of the ultrasonic flowmeter implemented in the FPGA structure, also the test results are presented and discussed.
Źródło:
Metrology and Measurement Systems; 2014, 21, 2; 305-316
0860-8229
Pojawia się w:
Metrology and Measurement Systems
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wielokanałowy modułowy licznik czasu z użyciem układów programowalnych
A modular multi-channel time counter using programmable devices
Autorzy:
Różyc, K.
Szplet, R.
Kwiatkowski, P.
Sawicki, M.
Jachna, Z.
Powiązania:
https://bibliotekanauki.pl/articles/158352.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
przetworniki czasowo-cyfrowe
licznik czasu
interpolacja dwustopniowa
time counter
programmable device
time-to-digital converter
two-stage interpolation
Opis:
Przedstawiono budowę, zasadę działania i wyniki badań wielokanałowego modułowego licznika czasu. Umożliwia on równoczesny pomiar relacji czasowych pomiędzy impulsami wejściowymi (START), pochodzącymi z maksymalnie sześciu niezależnych źródeł zegarowych, a wspólnym dla wszystkich kanałów impulsem odniesienia (STOP). Moduły pomiarowe licznika wykonano z użyciem układów programowalnych FPGA Spartan-3 (Xilinx). Licznik charakteryzuje się zakresem pomiarowym do 1 s oraz precyzją pomiarów nie gorszą niż 250 ps.
We present the design, operation and test results of a modular multichannel time counter built with the use of programmable devices. Its resolution is below 50 ps and the measurement range reaches 1 sec. The design of the counter is shown in Fig. 1. It consists of six independent measurement modules. Each measurement module contains a 2-channel time interval counter (Fig. 2) implemented in a general-purpose reprogrammable device Spartan-3 (Xilinx). To obtain both high precision and wide measurement range, the counting of periods of a reference clock is combined with a two-stage interpolation within a single period of the clock signal [6]. The interpolation involves a four-phase clock in the first interpolation stage [8] and a time delay coding line in the second interpolation stage. The reference clock module contains an integrated digital synthesizer [7], that provides the reference clock signal of 250 MHz for measurement modules, and is driven by an external clock source of 5 MHz or 10 MHz. The standard measurement uncertainty of the time counter was tested (Figs. 3 and 4) carefully and it did not exceed 250 ps in the full measurement range. As the acid test of the time counter, the differences between signals of 1 PPS from the tested clock sources and the reference 1 PPS signal were also verified (Figs. 5 and 6). The modular design makes the multi-channel time counter easy to modify to meet requirements of various applications.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 432-434
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Budowa modeli specjalizowanych sterowników ruchu drogowego w językach opisu sprzętu
Construction of specialized models of road traffic controllers in hardware description languages
Autorzy:
Firląg, K.
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/197398.pdf
Data publikacji:
2013
Wydawca:
Politechnika Śląska. Wydawnictwo Politechniki Śląskiej
Tematy:
algorytm sterowania ruchem drogowym
specjalizowany sterownik ruchu drogowego
układ programowalny
traffic control algorithm
specialized traffic controller
programmable device
Opis:
W artykule przedstawiono metodę budowy modeli specjalizowanych sterowników ruchu drogowego realizowanych w języku VHDL. Rozwiązaniem problemu braku reprezentacji graficznej i konieczności bardzo dobrej znajomości języka VHDL przez projektanta jest wykorzystanie oprogramowania narzędziowego CAD, pozwalającego na projektowanie urządzeń srd w sposób przyjazny i intuicyjny dla inżyniera sterowania ruchem. W artykule zaproponowano metodę budowy sterownika opierając się na modelach specyfikacji formalnej mającej graficzną reprezentację. Pierwszym etapem jest zamiana algorytmów sterowania ruchem drogowym w sieć działań GSA. Przedstawiono metodę konwersji dla wszystkich rodzajów klatek algorytmu sterowania. Następnie pokazano sposób konwersji sieci GSA w graf przejść automatu skończonego FSM, gdzie w celu zwiększenia czytelności grafu sterowania zaproponowano wprowadzenie stanów hierarchicznych, dla obsługi przejść międzyfazowych i faz ruchu. Wykorzystując hierarchiczny graf sterowania zaproponowano uniwersalną strukturę logicznego sterownika ruchu drogowego. Sterownik ten wyspecyfikowano w programie Active-HDL, który wygenerował model sterownika logicznego w języku VHDL.
The paper presents the construction method of specialized models of road traffic controllers realized within VHDL language. The designer solves the problem of lack of graphic representation and the necessity of a very good command of VHDL language by using utility software CAD allowing for designing traffic control devices that would be pleasant and intuitive in use for the traffic control engineer. The construction method of a controller has been proposed in the article on the basis of formal specification models having intuitive graphic representations. The first stage consists in changing the algorithms of road traffic control into a network of generalized stochastic automata (GSA) activities. The method of conversion has been presented for all types of control algorithm frames. Afterwards, the way of conversion of GSA network into the transition graph of finite state machine (FSM) was presented, where in order to increase the clarity of control graph, it was proposed to introduce hierarchical states for interstage transitions as well as traffic phases. With the use of hierarchical graph of control, universal structure of logic road traffic controller has been proposed. This controller has been specified within Active-HDL program which generated a model of logic controller in VHDL language.
Źródło:
Zeszyty Naukowe. Transport / Politechnika Śląska; 2013, 80; 17-27
0209-3324
2450-1549
Pojawia się w:
Zeszyty Naukowe. Transport / Politechnika Śląska
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6
Identification of dynamic parameters of fast carry chains and global clock networks in Spartan 6 FPGA devices
Autorzy:
Kwiatkowski, P.
Szymanowski, R.
Szplet, R.
Powiązania:
https://bibliotekanauki.pl/articles/155755.pdf
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układy programowalne
przetworniki czasowo-cyfrowe
linie przeniesień arytmetycznych
globalne linie zegarowe
programmable device
time-to-digital converters
carry chains
global clock networks
Opis:
W artykule przedstawiono analizę parametrów dynamicznych linii szybkich przeniesień arytmetycznych oraz globalnych linii zegarowych w układzie FPGA Spartan-6 firmy Xilinx. Określono opóźnienia sygnału zegarowego oraz impulsu propagującego się w liniach szybkich przeniesień w oparciu o model czasowy układu. Wyniki symulacji zweryfikowano eksperymentalnie. Ponadto, w artykule określono wpływ warunków otoczenia (temperatury i napięcia zasilania) na opóźnienia w układzie.
This paper presents the analysis of dynamic parameters of fast carry chains and global clock network in Spartan-6 (Xilinx) FPGA devices. The clock signal distribution and the carry chain structure are described in Section 2 (Fig. 1) and in Section 3 (Fig. 3) [1], respectively. Based on the Spartan 6 timing model [2], propagation delays in 32 time coding lines were examined. A relatively large clock skew was observed on the border of some clock regions (Fig. 2). The look ahead carry propagation was also identified. This helped to improve the resolution of coding lines [3] by eliminating death bins. Thanks to the timing model, two different types of coding lines were identified in two kind of SLICEs (Section 3, SLICEL in Fig. 4a and SLICEM in Fig. 4b). The simulation results were compared with the experimental ones obtained from the statistical code density test [4]. The 3-dimensional maps of bin widths (delays) were created to show actual differences between each of 32 coding lines (Fig. 5). The influence of temperature (Fig. 6) and power supply (Fig. 7) on delays in FPGA were also tested based on the behavior of the time coding lines resolution (Section 4). The similar clock network distribution and carry chain structures are also used in the newest FPGAs from Xilinx (Artix, Kintex, Virtex-7). The presented results can be applied to a broad class of programmable devices.
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 757-759
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
The model of multifunctional neural element of intelligent systems
Autorzy:
MARTYNIUK, Tetiana
KOZHEMIAKO, Andriy
BUDA, Antonina
KUPERSHTEIN, Leonid
Powiązania:
https://bibliotekanauki.pl/articles/457084.pdf
Data publikacji:
2013
Wydawca:
Uniwersytet Rzeszowski
Tematy:
neural element
threshold parallel processing
parallel-pipeline processor
neural network
perсeptron
neural chip
difference cut
programmable logic device
Opis:
The article shows the features of realization of multioperand processing in neural structures on the base of difference cuts, that allow to expand functional capabilities and to reduce time consumptions in neural processing. The structural organization of the parallel-pipeline processor for neural-like vector data processing on the DCs base are proposed. This parallel-pipeline processor on CPLD base are implemented, which allow realize neural chip with a fragment of the neural network layer.
Źródło:
Edukacja-Technika-Informatyka; 2013, 4, 2; 366-371
2080-9069
Pojawia się w:
Edukacja-Technika-Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA
A method of hardware implementation of LD programs in FPGA devices
Autorzy:
Mocha, J.
Kania, D.
Powiązania:
https://bibliotekanauki.pl/articles/156387.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
programowalne sterowniki logiczne
PLC
język schematów drabinkowych
LD
układy logiki programowalnej
FPGA
programmable logic controller (PLC)
ladder diagram
programmable logic device
PLD
Opis:
W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.
The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 88-92
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Hybrydowy detektor zespołu QRS wykorzystujący dynamicznie rekonfigurowalną matrycę analogową
Hybrid QRS detector based on dynamic reconfigurable field programmable analog array
Autorzy:
Machler, A.
Pietraszek, S.
Przybyła, T.
Powiązania:
https://bibliotekanauki.pl/articles/156631.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
detektor zespołu QRS
programowalna matryca analogowa
urządzenie wspomagające pracę serca
rozrusznik serca
QRS detector
field programmable analog array
cardiac assist device
artificial stimulator
Opis:
W artykule zaprezentowano nową koncepcję układu detekcji w czasie rzeczywistym zespołu QRS z przebiegu elektrokardiograficzngo. W detektorze wykorzystano programowalną matrycę analogową AN221E04 firmy Anadigm. Parametry wybranych bloków są na bieżąco zmieniane w zależności od zmian parametrów przebiegu EKG dzięki dynamicznej rekonfigurowalności układu. Uzyskano bardzo krótki czas reakcji detektora na wykryty zespół QRS przy zadowalającej skuteczności detekcji. Opracowany detektor może znaleźć zastosowanie w aplikacjach biomedycznych wymagających wykrywania zespołu QRS w przebiegu EKG z małym opóźnieniem czasowym.
In many applications it is important to detect the QRS complex in the ECG waveform with possibly low time delay. Traditional software detectors of the QRS complex implement algorithms, usually based on cascades of digital filters, introduce delays up to parts of a second. Hardware QRS detectors (Fig. 1) fulfill the low delay requirements, but have worse adaptive features for the changing ECG shape. In this paper a new approach to QRS detection is presented. The proposed solution implements a classical detector structure in a Field Programmable Analog Array (FPAA) i.e. AN221E04 circuit from the AnadigmŽ company - Fig. 3. The most interesting feature of the FPAA is the dynamic reconfigurability. This solution makes it possible to modify the parameters of particular blocks of the detector or even the whole structure during runtime, without any changes in hardware and disturbance of the system functionality. Important parameters of particular blocks of the QRS detector are modified on-the-fly according to changes observed in the ECG signal. New data are calculated by the AD7020 microcontroller and downloaded to the FPAA using dynamic reconfigurability after each QRS detection. The prototype QRS detector was tested using a real ECG signal taken from Mit-Bih Arrythmia Database. The results obtained in the prototype circuit (Table 1) show that the detection delay is really small. The error rate of the QRS detection is low and can be acceptable in most real time applications.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 22-24
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wykorzystanie własności układu sterującego w układach CPLD
Use of control unit properties in CPLD systems
Autorzy:
Barkalov, A.
Titarenko, L.
Chmielewski, S.
Powiązania:
https://bibliotekanauki.pl/articles/155101.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automat Moore'a
mikroprogramowalny układ sterujący
CPLD
Moore finite-state-machine
programmable logic device
Opis:
W artykule przedstawiono metodę syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci, która jest ukierunkowana na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego.
A method for decreasing the number of programmable array logic (PAL) macrocells in a logic circuit of the Moore finite-state-machine (FSM) is proposed. Programmable logic devices are nowadays widely used for implementation of control units (CU). The problem of CU optimization is still actual in computer science and its solution enables reduce the cost of the system. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing the digital system performance. An example of application of the proposed method is given. A control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of the FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It allows using different sources for representation of a current state code.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 854-857
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie układów FPGA w konstrukcji przepływomierzy ultradźwiękowych
Application of FPGA devices to ultrasonic flowmeter
Autorzy:
Zaworski, Ł.
Kowalski, M.
Zieliński, M.
Powiązania:
https://bibliotekanauki.pl/articles/156070.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
przepływomierz ultradźwiękowy
przetwornik czas-cyfra
układ programowalny
pomiar czasu
ultrasonic flowmeter
time-to-digital converter
programmable logic device
time measurement
Opis:
Przepływomierze ultradźwiękowe mierzące różnicę czasu przelotu impulsu przez medium stanowią jedną z dwóch najbardziej rozpowszechnionych grup przepływomierzy. W artykule tym została przedstawiona konstrukcja systemu pomiaru odcinka czasu zaimplementowanego w strukturze programowalnej FPGA jak również metoda kalibracji i wyznaczenia rozdzielczości przetwornika czas/cyfra w trakcie pomiaru. Takie rozwiązanie zapewnia niewrażliwość układu na czynniki zewnętrzne (temperatura), oraz skrócenie czasu pomiaru, a tym samym redukcję poboru energii, co jest atutem przy zasilaniu bateryjnym.
The ultrasonic flowmeter market is the fastest-growing market in any flowmeter type, and transit-time flowmeters have the largest share in that market. One of the fundamental parts of a transit-time ultrasonic flowmeter is a time measurement circuit, often implemented in CMOS ASIC. This paper describes an application of a low-power FPGA device to the transit-time flowmeter time measurement circuit. The main problem discussed in this work is calibration of a delay line in TDC implemented in a FPGA device. The time- and resource-consuming code density testing is undesirable for mass production devices. In this paper a fast and simple method for calibration is proposed. The method is based on measurement of the clock period length [5] and analysis of the data; therefore, it does not require implementation of any additional circuits in the device. A resolution of TDC is estimated by (2), when I_T is the largest state of a decoder in measurement series, and T_0 is clock period. The method uncertainty is larger than that of the code density test, but the method requires virtually no resources and takes less time - under certain conditions the calibration can be performed simultaneously with the measurement. At the end the measurement results and the conclusions are presented.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 12, 12; 1511-1514
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 22

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies