Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "parallel realization" wg kryterium: Temat


Wyświetlanie 1-2 z 2
Tytuł:
Realizacja urządzeń automatyki elektroenergetycznej na bazie układów FPGA
Realization of automatic power system devices based on FPGA chip
Autorzy:
Niklas, P.
Powiązania:
https://bibliotekanauki.pl/articles/156389.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
układ FPGA
przetwarzanie równoległe
sprzętowa realizacja
układ automatycznej synchronizacji prądnic
FPGA chip
parallel realization
hardware realization
automatic synchronizer of power units
Opis:
W artykule opisano wykorzystanie układu FPGA do realizacji układu automatycznej synchronizacji prądnic. Zastosowanie układu FPGA zapewnia w pełni sprzętową realizację procesu synchronizacji. Gwarantuje to deterministyczną i niezawodną realizację procesu synchronizacji. Układ FPGA pozwala również na równoległą realizację poszczególnych zadań procesu synchronizacji.
In the paper there is described implementation of a power object automatic synchronizer with use of the FPGA chip. The FPGA unit is a programmable chip. It is equipped with a specific set of logic elements, among which you can define the network of connections (Fig. 1). In this way, a hardware implementation of the desired functionality of the system is obtained [3]. The task of the automatic synchronizer is to connect a synchronized power object to parallel work, according to the amplitude, frequency and phase conditions. Given the very serious consequences of erroneous execution of the synchronization process [1], automatic synchronizers belong to the group of devices which puts very high demands for reliability. Application of FPGA provides fully hardware realization of the synchronization process. The advantage is high reliability, resulting from elimination of layers of software, which can be a potential source of errors. Another advantage is the true parallel realization of each task of the synchronization process. Each task is carried out in parallel by separate blocks of logic elements, as shown in Fig. 3. This solution also provides fully deterministic execution of the program code. The developed synchronizer enables full registration of parameters of the synchronization process, which is realized by application operating on a PC. Communication between the synchronization process and the application takes place via the Internet and the mechanism of direct memory access DMA. The communication diagram is shown in Fig. 5.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 84-87
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Programmable, Asynchronous, Triangular Neighborhood Function for Self-Organizing Maps Realized on Transistor Level
Autorzy:
Kolasa, M.
Długosz, R.
Bieliński, K.
Powiązania:
https://bibliotekanauki.pl/articles/226845.pdf
Data publikacji:
2010
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
self-organizing maps
parallel signal processing
CMOS realization
low energy consumption
digital circuits
Opis:
A new hardware implementation of the triangular neighborhood function (TNF) for ultra-low power, Kohonen self-organizing maps (SOM) realized in the CMOS 0.18žm technology is presented. Simulations carried out by means of the software model of the SOM show that even low signal resolution at the output of the TNF block of 3-6 bits (depending on input data set) does not lead to significant disturbance of the learning process of the neural network. On the other hand, the signal resolution has a dominant influence on the overall circuit complexity i.e. the chip area and the energy consumption. The proposed neighborhood mechanism is very fast. For an example neighborhood range of 15 a delay between the first and the last neighboring neuron does not exceed 20 ns. This in practice means that the adaptation process starts in all neighboring neurons almost at the same time. As a result, data rates of 10-20 MHz are achievable, independently on the number of neurons in the map. The proposed SOM dissipates the power in-between 100 mW and 1 W, depending on the number of neurons in the map. For the comparison, the same network realized on PC achieves in simulations data rates in-between 10 Hz and 1 kHz. Data rate is in this case linearly dependend on the number of neurons.
Źródło:
International Journal of Electronics and Telecommunications; 2010, 56, 4; 367-373
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-2 z 2

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies