Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "parallel architecture" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-7 z 7
    Tytuł:
    Hardware rough set processor parallel architecture in FPGA for finding core in big datasets
    Autorzy:
    Kopczyński, Maciej
    Grześ, Tomasz
    Powiązania:
    https://bibliotekanauki.pl/articles/2031135.pdf
    Data publikacji:
    2021
    Wydawca:
    Społeczna Akademia Nauk w Łodzi. Polskie Towarzystwo Sieci Neuronowych
    Tematy:
    rough sets
    FPGA
    core attributes
    parallel architecture
    Opis:
    This paper presents FPGA and softcore CPU based solution for large datasets parallel core calculation using rough set methods. Architectures shown in this paper have been tested on two real datasets running presented solutions inside FPGA unit. Tested datasets had 1 000 to 10 000 000 objects. The same operations were performed in software implementation. Obtained results show the big acceleration in computation time using hardware supporting core generation in comparison to pure software implementation.
    Źródło:
    Journal of Artificial Intelligence and Soft Computing Research; 2021, 11, 2; 99-110
    2083-2567
    2449-6499
    Pojawia się w:
    Journal of Artificial Intelligence and Soft Computing Research
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    The architecture of modern database systems
    Autorzy:
    Goczyła, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/1954011.pdf
    Data publikacji:
    1998
    Wydawca:
    Politechnika Gdańska
    Tematy:
    modern architecture
    large database systems
    parallel architecture
    distributed architecture
    highly efficient distributed architecture
    client-server architecture
    Opis:
    The paper presents major trends in the modern architecture of large database systems. Two types of architecture are described in detail: the parallel architecture and the distributed architecture. It has been widely recognised that centralised, single processor computing systems and centralised database systems in particular are approaching their theoretical limits of performance. Hence we can observe a growing interest among researchers and developers in the design and implementation of highly efficient distributed architecture. The paper focuses on different types of client-server architecture, which nowadays is becoming very popular in data processing systems.
    Źródło:
    TASK Quarterly. Scientific Bulletin of Academic Computer Centre in Gdansk; 1998, 2, 1; 107-119
    1428-6394
    Pojawia się w:
    TASK Quarterly. Scientific Bulletin of Academic Computer Centre in Gdansk
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja sztucznej sieci neuronowej w architekturze równoległej z wykorzystaniem protokołu MPI
    Parallel implementation of artificial neural network with use of MPI protocol
    Autorzy:
    Bartecki, K.
    Czorny, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/153068.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sztuczna sieć neuronowa
    architektura równoległa
    aproksymacja funkcji
    artificial neural network
    parallel architecture
    function approximation
    Opis:
    W artykule wskazano na pewne aspekty związane z implementacją jednokierunkowej sieci neuronowej w architekturze równoległej z wykorzystaniem standardu przesyłania komunikatów MPI. Zaprezentowany przykład zastosowania sieci dotyczy klasycznego problemu aproksymacji funkcji. Zbadano wpływ liczby uruchamianych procesów na efektywność procedury uczenia i działania sieci oraz zademonstrowano negatywny wpływ opóźnień powstałych przy przesyłaniu danych za pomocą sieci LAN.
    In the paper some characteristic features concerning feed-forward neural network implementation in parallel computer architecture using MPI communication protocol are investigated. Two fundamental methods of neural network parallelization are described: neural (Fig. 1) as well as synaptic parallelization (Fig. 2). Based on the presented methods, an original application implementing feed-forward multilayer neural network was built. The application includes: a Java runtime interface (Fig. 3) and a computational module based on the MPI communication protocol. The simulation tests consisted in neural network application to classical problem of nonlinear function approximation. Effect of the number of processes on the network learning efficiency was examined (Fig. 4, Tab. 1). The negative effect of transmission time delays in the LAN is also demonstrated in the paper. The authors conclude that computational advantages of neural networks parallelization on a heterogeneous cluster consisting of several personal computers will become apparent only in the case of very complex neural networks, composed of many thousands of neurons.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 6, 6; 638-640
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Expansion of the area of practical application of the PLC control system with parallel architecture
    Rozszerzenie obszaru praktycznego zastosowania systemu sterowania PLC o architekturę równoległą
    Autorzy:
    Tymchuk, Sergiy
    Piskarev, Oleksiy
    Miroshnyk, Oleksandr
    Halko, Serhii
    Shchur, Taras
    Powiązania:
    https://bibliotekanauki.pl/articles/2174716.pdf
    Data publikacji:
    2022
    Wydawca:
    Politechnika Lubelska. Wydawnictwo Politechniki Lubelskiej
    Tematy:
    programmable logic controllers
    parallel architecture
    software control system
    programowalne sterowniki logiczne
    architektura równoległa
    programowy system sterowania
    Opis:
    The analysis of architecture is carried out and offers concerning expansion of a area of practical application of PLC of parallel action are offered. The proposed methodology for constructing a logical control automaton of parallel action, the developed models, algorithm and structures represent a theoretical platform for the practical implementation of information technology for parallel logical control of railway automation objects.
    Przeprowadzono analizę architektury i zaproponowano rozszerzenie obszaru praktycznego zastosowania PLC o działaniu równoległym. Zaproponowano metodologię budowy logicznego automatu sterującego o działaniu równoległym, opracowano modele, algorytm i struktury, które stanowią teoretyczną platformę dla praktycznej implementacji technologii informatycznych do równoległego logicznego sterowania obiektami automatyki kolejowej.
    Źródło:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2022, 12, 3; 16--19
    2083-0157
    2391-6761
    Pojawia się w:
    Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA implementation of logarithmic versions of Baum-Welch and Viterbi algorithms for reduced precision hidden Markov models
    Autorzy:
    Pietras, M.
    Klęsk, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/201874.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    hidden Markov models
    numerical stability
    Viterbi algorithm
    parallel architecture
    field-programmable gate array
    ukryte modele Markowa
    stabilność numeryczna
    Algorytm Viterbiego
    architektura równoległa
    Opis:
    This paper presents a programmable system-on-chip implementation to be used for acceleration of computations within hidden Markov models. The high level synthesis (HLS) and “divide-and-conquer” approaches are presented for parallelization of Baum-Welch and Viterbi algorithms. To avoid arithmetic underflows, all computations are performed within the logarithmic space. Additionally, in order to carry out computations efficiently – i.e. directly in an FPGA system or a processor cache – we postulate to reduce the floating-point representations of HMMs. We state and prove a lemma about the length of numerically unsafe sequences for such reduced precision models. Finally, special attention is devoted to the design of a multiple logarithm and exponent approximation unit (MLEAU). Using associative mapping, this unit allows for simultaneous conversions of multiple values and thereby compensates for computational efforts of logarithmic-space operations. Design evaluation reveals absolute stall delay occurring by multiple hardware conversions to logarithms and to exponents, and furthermore the experiments evaluation reveals HMMs computation boundaries related to their probabilities and floating-point representation. The performance differences at each stage of computation are summarized in performance comparison between hardware acceleration using MLEAU and typical software implementation on an ARM or Intel processor.
    Źródło:
    Bulletin of the Polish Academy of Sciences. Technical Sciences; 2017, 65, 6; 935-946
    0239-7528
    Pojawia się w:
    Bulletin of the Polish Academy of Sciences. Technical Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Ewolucja ISA – wierzchołek góry lodowej
    ISA evolution – tip of the iceberg
    Autorzy:
    Komorowski, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/137202.pdf
    Data publikacji:
    2012
    Wydawca:
    Uczelnia Jana Wyżykowskiego
    Tematy:
    ISA
    Instruction-Set Architecture
    CISC
    RISC
    przetwarzanie równoległe
    parallel processing
    Opis:
    Lista rozkazów stanowiąca główny atrybut architektury każdego komputera zmieniała się zależnie od dostępnej technologii i wymagań stawianych przez użytkowników. W artykule opisano kilka rozwiązań ISA (Instruction-Set Architecture) – kluczowych w historii informatyki, wskazując na uwarunkowania istniejące w czasie ich powstawania. Przedstawiono powody zmiany paradygmatu projektowania CISC-RISC w latach osiemdziesiątych. Scharakteryzowano istotę przetwarzania równoległego – od potokowości, przez superskalarność i organizacje VLIW aż do przetwarzania masywnie równoległego w obecnych superkomputerach.
    Instruction-set architecture is determined by many factors, such as technology and users’ demand. The ISA evolution is illustrated on several examples – milestones in computing history: EDSAC, VAX, Berkeley RISC. The early 80’ CISC-RISC turning point in architecture paradigm is explained. A short characteristic of parallel processing is given – starting from pipelining, through superscalar and VLIW processors up to petaflops supercomputers using Massively Parallel Processing technique.
    Źródło:
    Zeszyty Naukowe Dolnośląskiej Wyższej Szkoły Przedsiębiorczości i Techniki. Studia z Nauk Technicznych; 2012, 1; 73-94
    2299-3355
    Pojawia się w:
    Zeszyty Naukowe Dolnośląskiej Wyższej Szkoły Przedsiębiorczości i Techniki. Studia z Nauk Technicznych
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A parallel block Lanczos algorithm and its implementation for the evaluation of some eigenvalues of large sparse symmetric matrices on multicomputers
    Autorzy:
    Guarracino, M. R.
    Perla, F.
    Zanetti, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/908413.pdf
    Data publikacji:
    2006
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    cluster architecture
    symmetric block Lanczos algorithm
    sparse matrices
    parallel eigensolver
    algorytm Lanczosa
    macierze rzadkie
    architektura klastrowa
    Opis:
    In the present work we describe HPEC (High Performance Eigenvalues Computation), a parallel software package for the evaluation of some eigenvalues of a large sparse symmetric matrix. It implements an efficient and portable Block Lanczos algorithm for distributed memory multicomputers. HPEC is based on basic linear algebra operations for sparse and dense matrices, some of which have been derived by ScaLAPACK library modules. Numerical experiments have been carried out to evaluate HPEC performance on a cluster of workstations with test matrices from Matrix Market and Higham’s collections. A comparison with a PARPACKroutine is also detailed. Finally, parallel performance is evaluated on random matrices, using standard parameters.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2006, 16, 2; 241-249
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-7 z 7

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies