Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "low power design" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-7 z 7
    Tytuł:
    Graphene-based Current Mode Logic Circuits : a Simulation Study for an Emerging Technology
    Autorzy:
    Abdollahi, Hassan
    Hooshmand, Reza
    Owlia, Hadi
    Powiązania:
    https://bibliotekanauki.pl/articles/226818.pdf
    Data publikacji:
    2019
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    current mode logic (CML)
    graphene
    graphene FET
    low-power design
    Opis:
    In this paper, the usage of graphene transistors is introduced to be a suitable solution for extending low power designs. Static and current mode logic (CML) styles on both nanoscale graphene and silicon FINFET technologies are compared. Results show that power in CML styles approximately are independent of frequency and the graphene-based CML (G-CML) designs are more power-efficient as the frequency and complexity increase. Compared to silicon-based CML (Si-CML) standard cells, there is 94% reduction in power consumption for G-CML counterparts. Furthermore, a G-CML 4-bit adder respectively offers 8.9 and 1.7 times less power and delay than the Si-CML adder.
    Źródło:
    International Journal of Electronics and Telecommunications; 2019, 65, 3; 381-388
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Low-Power High-Speed Double Gate 1-bit Full Adder Cell
    Autorzy:
    Kumar, R.
    Roy, S.
    Bhunia, C. T.
    Powiązania:
    https://bibliotekanauki.pl/articles/226653.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    low-power full-adder
    low-power CMOS design
    multiplexer based full-adder design
    multi-threshold voltage based full-adder design
    pass transmission logic
    Opis:
    In this paper, we proposed an efficient full adder circuit using 16 transistors. The proposed high-speed adder circuit is able to operate at very low voltage and maintain the proper output voltage swing and also balance the power consumption and speed. Proposed design is based on CMOS mixed threshold voltage logic (MTVL) and implemented in 180nm CMOS technology. In the proposed technique the most time-consuming and power consuming XOR gates and multiplexer are designed using MTVL scheme. The maximum average power consumed by the proposed circuit is 6.94μW at 1.8V supply voltage and frequency of 500 MHz, which is less than other conventional methods. Power, delay, and area are optimized by using pass transistor logic and verified using the SPICE simulation tool at desired broad frequency range. It is also observed that the proposed design may be successfully utilized in many cases, especially whenever the lowest power consumption and delay are aimed.
    Źródło:
    International Journal of Electronics and Telecommunications; 2016, 62, 4; 329-334
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wolnoobrotowy generator z magnesami trwałymi do elektrowni wiatrowej z turbiną o pionowej osi obrotu
    Low speed permanent magnet generator for vertical axis wind turbine
    Autorzy:
    Kostro, G.
    Kutt, F.
    Michna, M.
    Ronkowski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/269128.pdf
    Data publikacji:
    2016
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    mała elektrownia wiatrowa
    generator
    magnesy trwałe
    projektowanie
    low power vertical
    axis wind turbine
    permanent magnet generator
    design
    Opis:
    W artykule przedstawiono założenia projektowe, wybrane wyniki etapu projektowania i badania prototypu wolnoobrotowego generatora z magnesami trwałymi współpracującego z elektrownią wiatrową z innowacyjną turbiną o pionowej osi obrotu. Projekt został wykonany na zlecenie firmy ALU ECO Sp. z o.o. z Gdańska w ramach projektu badawczorozwojowego Pionowa Turbina Wiatrowa, współfinansowanego przez Polską Agencję Rozwoju Przedsiębiorczości ze środków programu Wsparcie w ramach dużego bonu. Zaprojektowano, wykonano i zbadano prototyp generatora prądu przemiennego o mocy 15 kVA i napięciu znamionowym 400 V przy prędkości 95 obr/min. Generator może znaleźć zastosowanie w energetyce wiatrowej małej mocy, w tym na jednostkach pływających (statkach, jachtach) oraz w stacjonarnych instalacjach prosumenckich.
    The paper presents the design of the low speed permanent magnet generator for the innovative vertical axis wind turbine. The paper shows the design assumption, selected results from the design stage and the prototype testing stage. The project was commissioned by the company ALU ECO Sp. o.o. Gdansk and co-financed by the Polish Agency for Enterprise Development. The power of the prototype generator is 15kVA and the rated voltage is 400V at a speed of 95 rpm. The generator can be used in low-power wind energy, including on vessels (ships, yachts) and in the stationary installations.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2016, 50; 33-37
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Minimalizacja poboru mocy wspólnego modelu automatów skończonych
    Minimisation of power dissipation of FSM common model
    Autorzy:
    Salauyou, V.
    Grześ, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/154327.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat skończony
    minimalizacja poboru mocy
    finite state machine
    low power design
    Opis:
    W artykule przedstawiono nowy algorytm kodowania stanów wewnętrznych automatu skończonego o obniżonym poborze mocy. Zastosowano w nim wspólny model automatu klas ADE co pozwoliło to na zmniejszenie ilości przerzutników przechowujących kod stanu. Badania symulacyjne przeprowadzone z wykorzystaniem standardowych układów testowych potwierdziły skuteczność kodowania z wykorzystaniem proponowanego algorytmu w porównaniu z algorytmami JEDI oraz NOVA, jak i zawartymi we wcześniejszych pracach autorów.
    In this paper there is addressed the problem of power minimisation of the finite state machine (FSM). Power reduction is of great importance in design of digital systems as it can improve the speed and extend the time between recharging the batteries in mobile systems. In the common model of the FSM of class ADE (Section 2) the set A of internal states consists of three subsets: AA, AD, and AE. AA is the set of internal states of the FSM of class A, AD is the set of internal states of the FSM of class D (the output vector is identical to the next state code), and AE is the set of internal states of the FSM of class E (the input vector is identical to the next state code) [12]. The common model of the FSM of class ADE requires an additional register used for storing the input and output vector values. These registers are present in modern programmable logic devices. In Section 3 there is proposed a new algorithm of the FSM state assignment that makes use of the common model. The assigned code consists of three parts: G - input vector, Z - output vector and E - state code. G and Z are stored in the input and output registers, respectively. With this algorithm it is possible to assign codes that are shorter than those assigned with use of classical methods, and thus less power is dissipated in registers storing the current state code during every transition. The experimental results (Section 4, Tables 1 and 2) show the significant reduction (of 13 to 51%) in power dissipation compared to classic (JEDI, NOVA, column-based) and recent (sequential and iterating) algorithms.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 491-493
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Algorytmy kodowania stanów wewnętrznych automatu skończonego do minimalizacji poboru mocy
    Finite state machines state assignment algorithms for power minimization
    Autorzy:
    Grześ, T.
    Salauyou, V.
    Powiązania:
    https://bibliotekanauki.pl/articles/341129.pdf
    Data publikacji:
    2008
    Wydawca:
    Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
    Tematy:
    automat skończony
    kodowanie stanów
    obniżanie poboru mocy
    finite state machine
    state assignment
    low power design
    Opis:
    Kodowanie stanów wewęetrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. Zastosowanie odpowiedniego algorytmu pozwala m.in. obnizyć pobór mocy. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania nad algorytmem kodowania kolumnowego, opisanego w pracy [1] oraz nad dwoma algorytmami opracowanymi przez autorów: sekwencyjnym [7] oraz rafinacyjnym. Badania przeprowadzono na standardowych układach testowych, opracowanych w Microelectronics Center of North Carolina [9]. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z poborem z wykorzystaniem algorytmu kodowania kolumnowego (średnio o 12%); zastosowanie algorytmu rafinacyjnego pozwoliło obniżyć moc średnio o kolejny 1%.
    State assignment for a finite state machine (FSM) is an important process in logic synthesis of the sequential circuits in programmable devices. Using the proper algorithm provides among other things the reduction of the power dissipation. In this paper we focused on the algorithms that reduce power dissipation. The analysis of the column based algorithm (described in [1]) as well as two algorithms proposed by authors: sequential [7] and iterational was made. Experiments were made on standard benchmarks, researched in Microelectronics Center of North Carolina [9]. Obtained results showed significant reduction of the power dissipation when using the sequential algorithm (12% in comparison with the column-based algorithm). Iterational algorithm improves the results by additional 1%.
    Źródło:
    Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2008, 3; 53-66
    1644-0331
    Pojawia się w:
    Zeszyty Naukowe Politechniki Białostockiej. Informatyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Badania algorytmów kodowania stanów wewnętrznych automatu skończonego zorientowanych na minimalizację poboru mocy
    Exploration of the Low Power Oriented Algorithms of the Finite State Machines State Assignment
    Autorzy:
    Salauyou, V.
    Grześ, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/156218.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat skończony
    kodowanie
    minimalizacja poboru mocy
    finite state machine
    state assignment
    low power design
    Opis:
    Kodowanie stanów wewnętrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania algorytmu kodowania kolumnowego oraz dwóch algorytmów opracowanych przez autorów: sekwencyjnego oraz iteracyjnego. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z algorytmem kodowania kolumnowego (średnio o 12%), natomiast zastosowanie algorytmu iteracyjnego pozwoliło na obniżenie mocy średnio o kolejne 2% (w porównaniu do algorytmu sekwencyjnego).
    Finite State Machine (FSM) state assignment is one of the most important activities during the synthesis. In this paper we focused on the low-power design oriented algorithms. We explore column-based algorithm as well as two algorithms researched by authors: sequential and iterational. Experimental results shows the significant reduction of the power dissipation after state assignment using sequential algorithm in comparison with the column-based algorithm (of about 12%). Iterational algorithm increase power reduction of about 2% (in comparison with the sequential algorithm).
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 499-501
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS
    Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits
    Autorzy:
    Szcześniak, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/268918.pdf
    Data publikacji:
    2008
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    redukcja poboru mocy
    cyfrowe układy CMOS
    heurystyczne algorytmy redukcji poboru mocy
    low power design
    digital CMOS circuits
    heuristic low power design algorithms
    Opis:
    W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.
    This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2008, 25; 151-154
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-7 z 7

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies