Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "hardware description language" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-9 z 9
    Tytuł:
    A Precise and High Speed Charge-Pump PLL Model Based on SystemC/SystemC-AMS
    Autorzy:
    Ma, K.
    Van Leuken, R.
    Vidojkovic, M.
    Romme, J.
    Rampu, S.
    Pflug, H.
    Huang, L.
    Dolmans, G.
    Powiązania:
    https://bibliotekanauki.pl/articles/227120.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    SystemC/SystemC-AMS
    phase locked loop PLL
    radio frequency
    mixed-signal modeling
    hardware description language
    Opis:
    The Phase Locked Loop (PLL) has become an important part of electrical systems. When designing a PLL, an efficient and reliable simulation platform for system evaluation is needed. However, the closed loop simulation of a PLL is time consuming. To address this problem, in this paper, a new PLL model containing both digital and analog parts based on SystemC/SystemC-AMS (BETA version) is presented. Many imperfections such as Voltage Control Oscillator (VCO) noise or reference jitter are included in this model. By comparing with the Matlab model, the SystemC/SystemC-AMS model can dramatically reduce simulation time. Also, by comparing with Analog Devices ADI SimPLL simulation results, Cadence simulation results and real measurement results, the accuracy of the SystemC/SystemC-AMS model is demonstrated. The paper shows the feasibility of a unified design environment for mixed-signal modelling based on SystemC/SystemC-AMS in order to reduce the cost and design time of electrical systems.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 3; 225-232
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
    High-speed network port filtering in a hardware Firewall security system
    Autorzy:
    Twardy, M.
    Sułkowski, G.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/151917.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    IT Security Systems
    programmable logic
    hardware description language
    Opis:
    W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
    The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 615-617
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
    Implementation of the Ethernet Firewall security system in FPGA programmable logic
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/152863.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    information security systems
    programmable logic
    hardware description language
    Opis:
    W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
    In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 5, 5; 114-116
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
    Network address filtering in a hardware Firewall security system
    Autorzy:
    Twardy, M.
    Sułkowski, G.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154319.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    IT Security Systems
    programmable logic
    hardware description language
    Opis:
    W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
    The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 479-481
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall
    IEEE 802.3 Ethernet standard implementation in FPGA logic to the needs of the Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/155733.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    Ethernet
    firewall
    information security systems
    programmable logic
    hardware description language
    Opis:
    W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.
    The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 30-32
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Verilog – ams model of comb-drive sensing element of integrated capacitive microaccelerometer for behavioral level of computer aid design
    Autorzy:
    Holovatyy, A.
    Teslyuk, V.
    Lobur, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/411193.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Oddział w Lublinie PAN
    Tematy:
    micro-electro-mechanical systems
    MEMS
    micromachining technologies
    micromechanical comb-drive sensing element
    integrated capacitive microaccelerometer
    acceleration
    SMASH
    Verilog-AMS hardware description language
    computer-aided design
    Opis:
    The article presents Verilog – AMS model of the comb-drive sensing element of the integrated capacitive microaccelerometer. The suggested model allows to simulate the reaction of the sensing element effected by the applied force of acceleration, changes of its comb-drive capacities, output voltages and currents for determining its constructive parameters and for analysis of the mechanical module of the integrated device at the behavioral level of computer-aided design.
    Źródło:
    ECONTECHMOD : An International Quarterly Journal on Economics of Technology and Modelling Processes; 2014, 3, 4; 49-53
    2084-5715
    Pojawia się w:
    ECONTECHMOD : An International Quarterly Journal on Economics of Technology and Modelling Processes
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    An Efficient Classification of Hyperspectral Remotely Sensed Data Using Support Vector Machine
    Autorzy:
    Mahendra, H. N.
    Mallikarjunaswamy, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/2134051.pdf
    Data publikacji:
    2022
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    support vector machine
    SVM
    central processing unit
    CPU
    digital signal processor
    DSP
    field programmable gate array
    FPGA
    high level synthesis
    HLS
    hardware description language
    HDL
    Opis:
    This work present an efficient hardware architecture of Support Vector Machine (SVM) for the classification of Hyperspectral remotely sensed data using High Level Synthesis (HLS) method. The high classification time and power consumption in traditional classification of remotely sensed data is the main motivation for this work. Therefore presented work helps to classify the remotely sensed data in real-time and to take immediate action during the natural disaster. An embedded based SVM is designed and implemented on Zynq SoC for classification of hyperspectral images. The data set of remotely sensed data are tested on different platforms and the performance is compared with existing works. Novelty in our proposed work is extend the HLS based FPGA implantation to the onboard classification system in remote sensing. The experimental results for selected data set from different class shows that our architecture on Zynq 7000 implementation generates a delay of 11.26 μs and power consumption of 1.7 Watts, which is extremely better as compared to other Field Programmable Gate Array (FPGA) implementation using Hardware description Language (HDL) and Central Processing Unit (CPU) implementation.
    Źródło:
    International Journal of Electronics and Telecommunications; 2022, 68, 3; 609--617
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
    Security rules verification mechanism supported by local cache memory for the hardware Firewall security system
    Autorzy:
    Sułkowski, G.
    Twardy, M.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/156198.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy bezpieczeństwa informatycznego
    układy programowalne
    języki opisu sprzętu
    firewall
    pamięci podręczne
    potokowość
    przetwarzanie równoległe
    information security systems
    programmable logic
    hardware description language
    firewal
    packet classification algorithms
    cache memory
    pipelining
    parallel processing
    Opis:
    W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
    In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 511-513
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    VHDL-Ams Model of the Integrated Membrane Micro-Accelerometer with Delta-Sigma (Δσ) Analog-To-Digital Converter for Schematic Design Level
    Autorzy:
    Golovatyj, А.
    Teslyuk, V.
    Kryvyy, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/411400.pdf
    Data publikacji:
    2015
    Wydawca:
    Polska Akademia Nauk. Oddział w Lublinie PAN
    Tematy:
    Micro-Electro-Mechanical Systems (MEMS)
    micromechanical sensitive element
    integrated membrane micro-accelerometer
    delta-sigma modulation
    pulse width modulation (PWM)
    delta-sigma analog-todigital converter (ADC)
    one bit digital-to-analog converter (DAC)
    VHDL-AMS hardware description language
    hAMSter software
    schemotechnical design level
    Opis:
    VHDL-Ams model of integrated membrane type micro-accelerometer with delta-sigma (ΔΣ) analog-to-digital converter for schematic design level was developed. It allows simulating movement of the sensitive element working weigh from the applied acceleration, differential capacitor and original signal capacity change, signal digitizing with the help of DeltaSigma ADC with defined micro-accelerometer structural parameters, and analyzze an integrated device at the schemotechnical design level.
    Źródło:
    ECONTECHMOD : An International Quarterly Journal on Economics of Technology and Modelling Processes; 2015, 4, 2; 65-70
    2084-5715
    Pojawia się w:
    ECONTECHMOD : An International Quarterly Journal on Economics of Technology and Modelling Processes
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-9 z 9

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies