Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "hardware acceleration" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-5 z 5
    Tytuł:
    Hardware Accelerated Simulation of Crest Factor Reduction Block for Mobile Telecommunications
    Autorzy:
    Nikodem, M.
    Kępa, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/226366.pdf
    Data publikacji:
    2012
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    crest factor reduction
    configurable hardware
    hardware acceleration
    FPGA
    telecommunications
    Opis:
    This paper reports results of the hardware accelerated simulations of the crest factor reduction (CFR) block which is a common element of the radio signal processing path in base stations for mobile telecommunications. Presented approach increases productivity of radio system architects by shortening the time of model architecture evaluation. This enables unprecedented scale of CFR parameter optimization which requires thousands of simulation runs. We use FPGA device and Xilinx System Generator for DSP technology in order to model CFR block in MATLAB/Simulink environment, implement the accelerator and use it for mixed hardware-software simulation. Reported approach reduces simulation time by 70%, provides straight forward use of fixed-point arithmetic and lowers power consumption by 73% at the cost of constant and relatively low overhead on model development.
    Źródło:
    International Journal of Electronics and Telecommunications; 2012, 58, 4; 363-368
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
    The use of a hardware accelerator for implementation of text resemblance metrics
    Autorzy:
    Iwanecki, Ł.
    Koryciak, S.
    Dąbrowska-Boruch, A.
    Wiatr, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/157430.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    akceleracja sprzętowa
    FPGA
    ARM
    klasyfikacja tekstu
    hardware acceleration
    text classification
    Opis:
    Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
    The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 426-428
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Real-time implementation of moving object detection in video surveillance systems using FPGA
    Implementacja detekcji obiektów ruchomych w czasie rzeczywistym w systemach nadzoru wizyjnego z wykorzystaniem układów FPGA
    Autorzy:
    Kryjak, T.
    Gorgoń, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/305415.pdf
    Data publikacji:
    2011
    Wydawca:
    Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
    Tematy:
    generacja tła
    odejmowanie tła
    przetwarzanie obrazów
    akceleracja sprzętowa
    układy FPGA
    background generation
    background subtraction
    image processing
    hardware acceleration
    FPGA
    Opis:
    The article presents the concept of real-time implementation computing tasks in video surveillance systems. A pipeline implementation of a multimodal background generation algorithm for colour video stream and a moving objects segmentation based on brightness, colour and textural information in reconfigurable resources of FPGA device is described. System architecture, resource usage and segmentation results are presented.
    W artykule zaprezentowano koncepcję implementacji zadań obliczeniowych wykorzystywanych w systemach nadzoru wizyjnego w czasie rzeczywistym. Opisano implementację wielomodalnej metody generacji tła dla sekwencji wideo zarejestrowanych w kolorze oraz segmentację obiektów ruchomych z wykorzystaniem informacji o jasności, kolorze i teksturze w zasobach rekonfigurowalnych układów FPGA. Zaprezentowano architekturę systemu, zużycie zasobów i przykładowe rezultaty segmentacji.
    Źródło:
    Computer Science; 2011, 12; 149-162
    1508-2806
    2300-7036
    Pojawia się w:
    Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Implementacja procesu klasyfikacji danych z użyciem układów reprogramowalnych
    Implementation of data classification process using reconfigurable hardware
    Autorzy:
    Botowicz, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156244.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    klasyfikacja danych
    akceleracja obliczeń za pomocą architektur sprzętowych
    bezpieczeństwo systemów teleinformatycznych
    wyszukiwanie wzorców
    data classification
    computing acceleration using hardware architectures
    IT security
    pattern matching
    Opis:
    W artykule opisano różne problemy klasyfikacji danych oraz podano dziedziny w których mają one zastosowanie. Następnie przedstawiono architekturę systemu, w którym będzie możliwe zaimplementowanie podanych wcześniej przez innych autorów, sprawdzonych już algorytmów klasyfikacji danych i wsparcie ich działania poprzez specjalizowane układy sprzętowe. Podano wyniki (w postaci skuteczności klasyfikacji oraz zużycia zasobów) przykładowych modułów sprzętowych. Przedstawiony został również proces tworzenia modułu sprzętowego - od danych wejściowych poprzez wygenerowany kod źródłowy w języku opisu sprzętu, aż po konfigurację układu reprogramowalnego.
    In this article various classification problems was described and also their applications was depicted. Afterwards the hardware module architecture was introduced in which there is a possibility to implement previously described mature classification algorithms. The article contains results of testing hardware classification modules (classification precision and hardware resources usage). Finally, the complete process of module generation was presented (from examples of data, through source code in hardware description language to reconfigurable hardware configuration).
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 532-535
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Verilog – ams model of comb-drive sensing element of integrated capacitive microaccelerometer for behavioral level of computer aid design
    Autorzy:
    Holovatyy, A.
    Teslyuk, V.
    Lobur, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/411193.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Oddział w Lublinie PAN
    Tematy:
    micro-electro-mechanical systems
    MEMS
    micromachining technologies
    micromechanical comb-drive sensing element
    integrated capacitive microaccelerometer
    acceleration
    SMASH
    Verilog-AMS hardware description language
    computer-aided design
    Opis:
    The article presents Verilog – AMS model of the comb-drive sensing element of the integrated capacitive microaccelerometer. The suggested model allows to simulate the reaction of the sensing element effected by the applied force of acceleration, changes of its comb-drive capacities, output voltages and currents for determining its constructive parameters and for analysis of the mechanical module of the integrated device at the behavioral level of computer-aided design.
    Źródło:
    ECONTECHMOD : An International Quarterly Journal on Economics of Technology and Modelling Processes; 2014, 3, 4; 49-53
    2084-5715
    Pojawia się w:
    ECONTECHMOD : An International Quarterly Journal on Economics of Technology and Modelling Processes
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-5 z 5

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies