Temat: gate oxide - Katalog OPAC zbiorów

Skocz do pozycji: 1.

Tytuł:: Applying shallow nitrogen implantation from rf plasma for dual gate oxide technology
Autorzy:: Bieniek, T.
Beck, R. B.
Jakubowski, A.
Głuszko, G.
Konarski, P.
Ćwil, M.
Powiązania:: https://bibliotekanauki.pl/articles/308685.pdf
Data publikacji:: 2007
Wydawca:: Instytut Łączności - Państwowy Instytut Badawczy
Tematy:: CMOS
dual gate oxide
gate stack
oxynitride
plasma implantation
Opis:: The goal of this work was to study nitrogen implantation from plasma with the aim of applying it in dual gate oxide technology and to examine the influence of the rf power of plasma and that of oxidation type. The obtained structures were examined by means of ellipsometry, SIMS and electrical characterization methods.
Źródło:: Journal of Telecommunications and Information Technology; 2007, 3; 3-8
1509-4553
1899-8852
Pojawia się w:: Journal of Telecommunications and Information Technology
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 2.

Tytuł:: Challenges for 10 nm MOSFET process integration
Autorzy:: Östling, M.
Malm, B. G.
Haartman, M.
Hallstedt, J.
Zhang, Z.
Hellström, P. E.
Zhang, S.
Powiązania:: https://bibliotekanauki.pl/articles/309004.pdf
Data publikacji:: 2007
Wydawca:: Instytut Łączności - Państwowy Instytut Badawczy
Tematy:: sstrained silicon
silicon-germanium
silicon-on-insulator (SOI)
high-k dielectrics
hafnium oxide
nanowire
low frequency noise
mobility
metal gate
Opis:: An overview of critical integration issues for future generation MOSFETs towards 10 nm gate length is presented. Novel materials and innovative structures are discussed. The need for high-k gate dielectrics and a metal gate electrode is discussed. Different techniques for strain-enhanced mobility are discussed. As an example, ultra thin body SOI devices with high mobility SiGe channels are demonstrated.
Źródło:: Journal of Telecommunications and Information Technology; 2007, 2; 25-32
1509-4553
1899-8852
Pojawia się w:: Journal of Telecommunications and Information Technology
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 3.

Tytuł:: Challenges in ultrathin oxide layers formation
Autorzy:: Beck, R.B.
Jakubowski, A.
Łukasiak, L.
Korwin-Pawłowski, M.
Powiązania:: https://bibliotekanauki.pl/articles/307646.pdf
Data publikacji:: 2001
Wydawca:: Instytut Łączności - Państwowy Instytut Badawczy
Tematy:: silicon technology
oxidation
PECVD
RTO
gate oxide
ultrathin
layers
Opis:: In near future silicon technology cannot do without ultrathin oxides, as it becomes clear from the "Roadmap'2000". Formation, however, of such layers, creates a lot of technical and technological problems. The aim of this paper is to present the technological methods, that potentially can be used for formation of ultrathin oxide layers for next generations ICs. The methods are briefly described and their pros and cons are discussed.
Źródło:: Journal of Telecommunications and Information Technology; 2001, 1; 27-34
1509-4553
1899-8852
Pojawia się w:: Journal of Telecommunications and Information Technology
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 4.

Tytuł:: Ekonomiczny model badań niezawodnościowych goi
Economic design for goi reliability tests
Autorzy:: Yang, S. F.
Chien, K. W-T
Powiązania:: https://bibliotekanauki.pl/articles/301087.pdf
Data publikacji:: 2010
Wydawca:: Polska Akademia Nauk. Polskie Naukowo-Techniczne Towarzystwo Eksploatacyjne PAN
Tematy:: minimalny rozmiar próbki
badanie V-Ramp
GOI (Nienaruszony Stan Tlenku Bramkowego)
gęstość defektów
próbkowanie losowe
rozkład dwumianowy
granice przedziału ufności
minimum sample size
V-Ramp test
GOI (Gate Oxide Integrity)
defect density
random sampling
binomial distribution
confidence bounds
Opis:: This paper studies the methods and guidelines in minimum sample size determination provided by JEDEC/ FSA joint publication and points out their drawbacks, inconsistency, and misguidance. We provide an exact method and easy-to-use numerical solution by extending JEDEC's formula to any allowed failure number, target defect density, and confi dence level. Important guidelines are also provided for reliability practitioners to reduce possible errors resulting from imperfect sampling procedures and to avoid mistakes in defect density evaluation against a target defect density (D0). Our proposed method can be applied to any reliability tests with the binomial distribution to determine a minimum sample size to save wafers and testing resources.
Niniejsza praca analizuje metody i wytyczne dotyczące wyznaczania minimalnego rozmiaru próbki podane we wspólnej publikacji JEDEC/ FSA, wskazując na ich wady, niekonsekwencje i błędne wskazówki. W artykule podajemy dokładne i łatwe w użyciu rozwiązanie, które rozciąga wzór JEDEC na wszelką dozwoloną liczbę uszkodzeń, dopuszczalną gęstość defektów i poziom ufności. Przedstawiamy również ważne wytyczne dla specjalistów w zakresie niezawodności pozwalające zredukować możliwe błędy wynikające z niedoskonałych procedur próbkowania oraz uniknąć pomyłek w ocenie gęstości defektów względem dopuszczalnej gęstości defektów (D0). Proponowana przez nas metoda może być stosowana we wszelkich testach niezawodnościowych z rozkładem dwumianowym do wyznaczania minimalnego rozmiaru próbki przy oszczędnym użyciu płytek i środków badawczych.
Źródło:: Eksploatacja i Niezawodność; 2010, 2; 79-82
1507-2711
Pojawia się w:: Eksploatacja i Niezawodność
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 5.

Tytuł:: Evaluation of MOSFETs with crystalline high-k gate-dielectrics: device simulation and experimental data
Autorzy:: Zaunert, F.
Endres, R.
Stefanov, Y.
Schwalke, U.
Powiązania:: https://bibliotekanauki.pl/articles/308785.pdf
Data publikacji:: 2007
Wydawca:: Instytut Łączności - Państwowy Instytut Badawczy
Tematy:: crystalline high-k gate dielectric
rare-earth oxide
praseodymium oxide
gadolinium oxide
damascene metal gate
CMP
CMOS process
TSUPREM4
MEDICI
interface state density
carrier mobility
remote coulomb scattering
Opis:: The evaluation of the world's first MOSFETs with epitaxially-grown rare-earth high-k gate dielectrics is the main issue of this work. Electrical device characterization has been performed on MOSFETs with high-k gate oxides as well as their reference counterparts with silicon dioxide gate dielectric. In addition, by means of technology simulation with TSUPREM4, models of these devices are established. Current-voltage characteristics and parameter extraction on the simulated structures is conducted with the device simulator MEDICI. Measured and simulated device characteristics are presented and the impact of interface state and fixed charge densities is discussed. Device parameters of high-k devices fabricated with standard poly-silicon gate and replacement metal gate process are compared.
Źródło:: Journal of Telecommunications and Information Technology; 2007, 2; 78-85
1509-4553
1899-8852
Pojawia się w:: Journal of Telecommunications and Information Technology
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 6.

Tytuł:: Performance Comparison of Stacked Dual-Metal Gate Engineered Cylindrical Surrounding Double-Gate MOSFET
Autorzy:: Dargar, Abha
Srivastava, Viranjay M.
Powiązania:: https://bibliotekanauki.pl/articles/1844602.pdf
Data publikacji:: 2021
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:: short-channel effects
metal oxide semiconductor
transistor
cylindrical surrounding double-gate
dual-material gate
microelectronics
nanotechnology
Opis:: In this research work, a Cylindrical Surrounding Double-Gate (CSDG) MOSFET design in a stacked-Dual Metal Gate (DMG) architecture has been proposed to incorporate the ability of gate metal variation in channel field formation. Further, the internal gate's threshold voltage (VTH1) could be reduced compared to the external gate (VTH2) by arranging the gate metal work-function in Double Gate devices. Therefore, a device design of CSDG MOSFET has been realized to instigate the effect of Dual Metal Gate (DMG) stack architecture in the CSDG device. The comparison of device simulation shown optimized electric field and surface potential profile. The gradual decrease of metal work function towards the drain also improves the Drain Induced Barrier Lowering (DIBL) and subthreshold characteristics. The physics-based analysis of gate stack CSDG MOSFET that operates in saturation involving the analogy of cylindrical dual metal gates has been considered to evaluate the performance improvements. The insights obtained from the results using the gate-stack dual metal structure of CSDG are quite promising, which can serve as a guide to further reduce the threshold voltage roll-off, suppress the Hot Carrier Effects (HCEs) and Short Channel Effects (SCEs).
Źródło:: International Journal of Electronics and Telecommunications; 2021, 67, 1; 29-34
2300-1933
Pojawia się w:: International Journal of Electronics and Telecommunications
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Skocz do pozycji: 7.

Tytuł:: Special size effects in advanced single-gate and multiple-gate SOI transistors
Autorzy:: Ohata, A.
Ritzenthaler, R.
Faynot, O.
Cristoloveanu, S.
Powiązania:: https://bibliotekanauki.pl/articles/308994.pdf
Data publikacji:: 2007
Wydawca:: Instytut Łączności - Państwowy Instytut Badawczy
Tematy:: MOSFET
SOI
ultra-thin silicon
multiple-gate
mobility
coupling effect
thin gate oxide
gate-induced floating body effect
drain-induced virtual substrate biasing
Opis:: State-of-the-art SOI transistors require a very small body. This paper examines the effects of body thinning and thin-gate oxide in SOI MOSFETs on their electrical characteristics. In particular, the influence of film thickness on the interface coupling and carrier mobility is discussed. Due to coupling, the separation between the front and back channels is difficult in ultra-thin SOI MOSFETs. The implementation of the front-gate split C-V method and its limitations for determining the front- and back-channel mobility are described. The mobility in the front channel is smaller than that in the back channel due to additional Coulomb scattering. We also discuss the 3D coupling effects that occur in FinFETs with triple-gate and omega-gate configurations. In low-doped or tall fins the corner effect is suppressed. Narrow devices are virtually immune to substrate effects due to a strong lateral coupling between the two lateral sides of the gate. Short-channel effects are drastically reduced when the lateral coupling screens the drain influence.
Źródło:: Journal of Telecommunications and Information Technology; 2007, 2; 14-24
1509-4553
1899-8852
Pojawia się w:: Journal of Telecommunications and Information Technology
Dostawca treści:: Biblioteka Nauki

Artykuł

Zmień widok

na półce

Informacja

Wyszukujesz frazę "gate oxide" wg kryterium: Temat

Źródło danych

Dostawca treści

Kolekcja

Rok wydania

Wydawca

Temat

Autor

Typ dokumentu

Język