Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "formal verification" wg kryterium: Temat

  Lista filtrów
Wyrównaj
Wyświetlanie 1-15 z 24
Tytuł:
Verification of logical descriptions with functional indeterminacy
Weryfikacja specyfikacji logicznych z indeterminizmem funkcjonalnym
Autorzy:
Cheremisinova, L.
Powiązania:
https://bibliotekanauki.pl/articles/153445.pdf
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
automatyzacja projektowania
formalna weryfikacja
symulacja
design automation
formal verification
simulation
Opis:
The problem under discussion is to check whether a given system of incompletely specified Boolean functions is implemented by a logical description with functional indeterminacy that is represented by a system of connected blocks. Each of blocks is specified by a system of completely or incompletely specified Boolean functions. Simulation based and SAT based verification methods is considered. The first method simulates the structure specified by the second description on the domain of the first description. The second method formulates the verification problem as checking satisfiability of a conjunctive normal form. The results of computer investigation of the proposed methods are given.
W artykule omówiono problem sprawdzania, czy dany układ częściowo określonych funkcji Boole'owskich jest realizowany przez specyfikację logiczną z indeterminizmem funkcjonalnym. Ta specyfikacja jest przedstawiona jako system połączonych bloków, z których każdy odpowiada układowi całkiem albo częściowo określonych funkcji Boole'owskich. Rozpatrzono metodę symulacyjną i metodę bazującą na analizie spełnialności funkcji. Pierwsza z tych metod symuluje strukturę, opisaną przez drugą specyfikację, w dziedzinie pierwszej specyfikacji. Druga metoda sprowadza problem weryfikacji do problemu spełnialności funkcji w postaci iloczynu sum. Przedstawiono wyniki komputerowych badań skuteczności zaproponowanych metod.
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 519-513
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Communication with Environment in Alvis Models
Autorzy:
Szpyrka, M.
Matyasik, P.
Mrówka, R.
Kotulski, L.
Powiązania:
https://bibliotekanauki.pl/articles/227138.pdf
Data publikacji:
2012
Wydawca:
Polska Akademia Nauk. Czytelnia Czasopism PAN
Tematy:
Alvis modelling language
embedded systems
formal verification
communication with environment
Opis:
Alvis is a modelling language defined for the design and a formal verification of embedded systems. An Alvis model is a system of agents that usually run concurrently, communicate one with another, compete for shared resources etc. Due to the fact that an embedded system usually collects inputs that come from its environment and provides outputs that go to the environment it is necessary to provide a mechanism to describe such a communication. In contrast to another formal languages used to model embedded systems it is not necessary, using Alvis, to design such an environment as a part of a model. The paper deals with the problem of modelling a communication with an embedded system environment with Alvis.
Źródło:
International Journal of Electronics and Telecommunications; 2012, 58, 3; 247-254
2300-1933
Pojawia się w:
International Journal of Electronics and Telecommunications
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Cross modeling of embedded systems using SysML and Petri Nets
Autorzy:
Szmuc, Wojciech
Szmuc, Tomasz
Powiązania:
https://bibliotekanauki.pl/articles/397841.pdf
Data publikacji:
2018
Wydawca:
Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
Tematy:
embedded systems
cross modeling
formal verification
systemy wbudowane
modelowanie krzyżowe
formalna weryfikacja
Opis:
Cross modeling in embedded systems development is proposed in the paper. The main idea consists in a translation of SysML artifacts into the related Coloured Petri Net (CPN) models, which may be verified directly or using other tools, e.g. Temporal Logic Provers. The paper is an extension of [20] mainly by insertion of sequence diagrams (SysML) and presentation of their mapping into CPN models. The additional part describes communication features and completes the cross modeling approach.
Źródło:
International Journal of Microelectronics and Computer Science; 2018, 9, 2; 60-65
2080-8755
2353-9607
Pojawia się w:
International Journal of Microelectronics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Selection of search strategies for solving 3-SAT problems
Autorzy:
Pułka, A.
Powiązania:
https://bibliotekanauki.pl/articles/330562.pdf
Data publikacji:
2014
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
SAT solving
formal verification
CNF
Boolean satisfiability
badanie spełnialności logicznej
weryfikacja formalna
Opis:
The paper concerns the problem of Boolean satisfiability checking, which is recognized as one of the most important issues in the field of modern digital electronic system verification and design. The paper analyzes different strategies and scenarios of the proving process, and presents a modified and extended version of the author’s FUDASAT algorithm. The original FUDASAT methodology is an intuitive approach that employs a commonsense reasoning methodology. The main objective of the work is to investigate the SAT-solving process and try to formulate a set of rules controlling the reasoning process of the FUDASAT inference engine. In comparison with the author’s previous works, the paper introduces new mechanisms: hypergraph analysis, multiple variable assignments and search space pruning algorithms. The approach considers only 3-SAT class functions, although a generalization of the method is discussed as well. The presented approach has been tested on various benchmarks and compared with the original pure FUDASAT algorithm as well as with other algorithms known from the literature. Finally, the benefits of the proposed SAT solving technique are summarized.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2014, 24, 2; 283-297
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Formalna weryfikacja automatycznego zrównoleglenia procesów
Formal verification of automatically parallelised processes
Autorzy:
Dziurzański, P.
Karpicki, M.
Powiązania:
https://bibliotekanauki.pl/articles/155149.pdf
Data publikacji:
2006
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
formalna weryfikacja
logika temporalna CTL
asercja
równoleglizowanie
SystemC
formal verification
parallelisation
assertion
Opis:
W artykule przedstawiono technikę formalnej weryfikacji systemów sprzętowo-programowych opisanych za pomocą języka opisu systemów SystemC. Formalnej weryfikacji dokonuje się z wykorzystaniem logiki temporalnej CTL i asercji. Przedstawiono formuły CTL dla systemu z jedną sekcją równoległą. Badania eksperymentalne wykazały liniowy wzrost liczby formuł i liniowy przyrost czasu działania programu automatycznie wstawiającego asercję, przez co prezentowane podejście nadaje się do zastosowań przemysłowych.
In this paper, we present a formal verification technique of software/hardware systems given in the SystemC system description language. The verification is performed using temporal logic CTL and assertions. We enumerate the CTL formulas generated from a system with a single parallel section. Experimental results present a linear growth of a number of formulas and linear growth of the execution time of the developed tool that automatically inserts CTL assertions. Consequently, the proposed approach is suitable for industrial applications.
Źródło:
Pomiary Automatyka Kontrola; 2006, R. 52, nr 11, 11; 35-38
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Introduction to Alvis modelling language
Wprowadzenie do języka modelowania Alvis
Autorzy:
Szpyrka, M.
Matysik, P.
Mrówka, R.
Witalec, W.
Baniewicz, J.
Balicki, K.
Powiązania:
https://bibliotekanauki.pl/articles/152699.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
język modelowania Alvis
formalna weryfikacja
systemy wbudowane
Alvis language
formal verification
embedded systems
Opis:
Alvis is a novel modelling language designed for embedded systems. It combines both high level programming language used to define agents behaviour with hierarchical graphical modelling language used to define interconnections between agents. The paper presents a survey of the most important features of the language.
Alvis jest nowym językiem modelowania przeznaczonym do rozwijania systemów wbudowanych. Łączy w sobie cechy języków programowania wysokiego poziomu z hierarchicznym językiem modelowania połączeń między agentami. Podstawowym elementem języka Alvis są agenty, które mogą działać współbieżnie, komunikować się ze sobą, czy też współzawodniczyć o zasoby dzielone. Dynamika poszczególnych agentów jest opisywana w warstwie kodu używającej do tego celu języka programowania wysokiego poziomu (połączenie natywnych konstrukcji języka Alvis i języka funkcyjnego Haskell). W warstwie graficznej definiowane są połączenia między agentami wskazujące, które agenty się ze sobą komunikują i jaki jest kierunek tej komunikacji. Warstwa ta ma postać grafu hierarchicznego, co pozwala rozwijać systemu wbudowane metodą od ogółu do szczegółu lub odwrotnie. Formalną reprezentacjąmodelu w języku Alvis jest graf LTS (Labelled Transition System), który reprezentuje wszystkie osiągalne stany i przejścia między nimi. Graf ten jest stosowany do formalnej weryfikacji modelu. Artykuł zawiera przegląd najistotniejszych cech języka Alvis.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 9, 9; 1086-1089
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Changing probabilistic beliefs in persuasion
Zmiana probabilistycznych przekonań w perswazji
Autorzy:
Budzyńska, K.
Kacprzak, M.
Powiązania:
https://bibliotekanauki.pl/articles/341061.pdf
Data publikacji:
2010
Wydawca:
Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Tematy:
perswazja
przekonania
ogika prawdopodobieństwa
formalna weryfikacja
logika prawdopodobieństwa
persuasion
beliefs
probabilistic logic
formal verification
Opis:
The aim of the paper is to extend our formal model of persuasion with an aspect of change of uncertainty interpreted probabilistically. The general goal of our research is to apply this model to design a logic and a software tool that allow for verification of persuasive multi-agent systems (MAS). To develop such a model, we analyze and then adopt the Probabilistic Dynamic Epistemic Logic introduced by B. Kooi. We show that the extensions proposed in this paper allow us to represent selected aspects of persuasion and apply the model in the resource re-allocation problem in multi-agent systems.
Celem pracy jest rozszerzenie zaproponowanego przez nas formalnego modelu perswazji o aspekt zmiany niepewności przekonań agentów interpretowanych w teorii prawdopodobieństwa. Wzbogacony model jest podstawą do zdefiniowania logiki i zaprojektowania narzędzia, które umożliwia automatyczną weryfikację perswazyjnych systemów wieloagentowych. W celu realizacji tego zadania analizujemy i adaptujemy Probabilistyczną Dynamiczną Epistemiczną Logikę wprowadzoną przez B. Kooi. Zastosowanie zaproponowanego podejścia do analizowania wybranych aspektów perswazji omawiamy na przykładzie problemu alokacji zasobów w rozproszonych komputerowych systemach.
Źródło:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka; 2010, 6; 23-39
1644-0331
Pojawia się w:
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
ChR: Dynamic Functional Constraints Checking in R
Autorzy:
Grzanek, K.
Powiązania:
https://bibliotekanauki.pl/articles/108643.pdf
Data publikacji:
2017
Wydawca:
Społeczna Akademia Nauk w Łodzi
Tematy:
formal software verification
software quality
dynamic type-checking
functional programming
category theory
R
Opis:
Dynamic typing of R programming language may issue some quality problems in large scale data-science and machine-learning projects for which the language is used. Following our efforts on providing gradual typing library for Clojure we come with a package chR - a library that offers functionality of run-time type-related checks in R. The solution is not only a dynamic type checker, it also helps to systematize thinking about types in the language, at the same time offering high expressivenes and full adherence to functional programming style.
Źródło:
Journal of Applied Computer Science Methods; 2017, 9 No. 1; 65-78
1689-9636
Pojawia się w:
Journal of Applied Computer Science Methods
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Low-Cost Dynamic Constraint Checking for the JVM
Autorzy:
Grzanek, K.
Powiązania:
https://bibliotekanauki.pl/articles/108744.pdf
Data publikacji:
2016
Wydawca:
Społeczna Akademia Nauk w Łodzi
Tematy:
formal software verification
software quality
dynamic type-checking
functional programming
category theory
Clojure
Opis:
Using formal methods for software verification slowly becomes a standard in the industry. Overall it is a good idea to integrate as many checks as possible with the programming language. This is a major cause of the apparent success of strong typing in software, either performed on the compile time or dynamically, on runtime. Unfortunately, only some of the properties of software may be expressed in the type system of event the most sophisticated programming languages. Many of them must be performed dynamically. This paper presents a flexible library for the dynamically typed, functional programming language running in the JVM environment. This library offers its users a close to zero run-time overhead and strong mathematical background in category theory.
Źródło:
Journal of Applied Computer Science Methods; 2016, 8 No. 2; 115-136
1689-9636
Pojawia się w:
Journal of Applied Computer Science Methods
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An automatic formal verification tool for schematic-level design of an electrical project
Narzędzie do automatycznej weryfikacji formalnej schematu ideowego sprawdzające poprawność schematu już we wczesnych etapach procesu projektowego
Autorzy:
Szelest, M.
Powiązania:
https://bibliotekanauki.pl/articles/152251.pdf
Data publikacji:
2014
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
Electrical Fault Detection
Formal Verification
Design Rule Checking
Electrical Rule Checking
wykrywanie błędów
weryfikacja formalna
sprawdzanie reguł projektowych
sprawdzanie reguł elektrycznych
Opis:
Schemat ideowy układu elektronicznego może być postrzegany jako zbiór wzajemnie połączonych komponentów elektronicznych tworzących pewien graf połączeń. Graf ten jest strukturą, której topologia może być odczytana i przeanalizowana. Automatyczna weryfikacja formalna schematu ideowego ma na celu wykrycie nietrywialnych błędów (związanych ze strukturą tegoż schematu), popełnionych przez projektanta w trakcie opracowywania schematu. Błędy te są efektem pominięcia lub niewłaściwego wykorzystania elementów elektronicznych w typowych podukładach (blokach funkcjonalnych). W artykule opisano realizację komputerowego narzędzia wspomagającego proces automatycznej weryfikacji formalnej, począwszy od określenia sposobu zapisu schematu, przez integrację z komercyjnymi narzędziami EDA (ang. Electronic Design Automation) aż po określenie algorytmów identyfikujących podobwody. Opracowane narzędzie umożliwia dokonanie weryfikacji schematu ideowego już w bardzo wczesnych etapach procesu projektowego, co znacząco redukuje liczbę pętli w procesie projektowym, wpływając korzystnie na końcowy koszt opracowania produktu oraz skracając czas niezbędny do przygotowania urządzenia do produkcji.
A schematic diagram can be interpreted as set of components connected together to build a network. The network is a structure whose topology can be read and analyzed. The automatic formal verification aims at detecting some non-trivial mistakes, made by an electrical engineer, connected with the structure of schematic, building blocks and typical functional sub circuits. The paper presents the approach for realization of an automatic formal detection tool starting from the definition of schematic structure, through connectivity with a schematic-capture tool, to a sub-circuit identification algorithm.
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 6, 6; 369-372
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Problem hierarchii w transformacji diagramów aktywności UML 2.x do sieci Petriego sterowania
Hierarchy problem in transformation of UML 2.x Activity Diagrams into Control Interpreted Petri Nets
Autorzy:
Grobelny, M.
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/156952.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
diagramy aktywności UML
sieci Petriego sterowania
modelowanie behawioralne
metody formalnej weryfikacji
UML activity diagrams
control Petri nets
behavioral modelling
formal verification methods
Opis:
Proces specyfikacji zachowania odgrywa istotną rolę z powodu określania na tym etapie cech i sposobu funkcjonowania sterownika logicznego. W artykule omówione zostały dwie metody graficznego specyfikowania zachowania sterowników logicznych - diagramy aktywności języka UML 2.x oraz sieci Petriego sterowania. Zaproponowana została metoda transformacji hierarchicznych diagramów aktywności do hierarchicznych sieci Petriego. Dzięki przedstawionej metodzie możliwe jest połączenie zalet obu typów graficznego opisu specyfikacji urządzeń. Dodatkowo, zaproponowana została metoda formalnej weryfikacji hierarchicznej formy specyfikacji umożliwiająca wykrycie potencjalnych błędów na tym wczesnym etapie projektu.
Behavior specification is one of the most important steps in embedded systems design. It plays a significant role because system properties and functionality are specified in this phase. There exist some techniques which can be helpful for a designer. In the paper two methods for graphical specification of logic controller behavioral specification [1, 2, 6], namely UML 2.x activity diagrams [10] and control Petri nets [11], are considered. A novel transformation method for transformation of hierarchical activity diagrams into hierarchical Petri nets is proposed. The presented method allows combining the advantages of both types of graphical system specification. Additionally, a formal verification method for hierarchical specification form is proposed. It enables detecting potential errors at early stage of system development. Hierarchical form of specification is commonly used in design process. Activity diagrams can include complex actions (Fig. 1) which describe some subprocesses. Petri nets also support hierarchy, but it can be realized in two different forms [9] - as macroplaces or macrotransitions (Fig. 2). According to the transformation method from [3, 8], actions in activity diagrams are interpreted as transitions in Petri net. In hierarchical processes by means of Petri nets two elements, macrotransitions (Fig. 3) and macroplaces (Fig. 4), have to be considered. The macroplace (Fig. 5a) can be surrounded by two transitions (Fig. 5b), decomposed (Fig. 5c), and finally compressed to macrotransition (Fig. 5d), then transformed into complex activity in an UML 2.x activity diagram (Fig. 5e). Verification of both considered specification forms [3] allows comparing two versions of the same behavior description. The model checking technique [4] can be used to verify the whole system or a part of it. Partial verification can be used for hierarchical specifications, as the verification process can be performed step by step (Fig. 6).
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 729-732
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Formalna weryfikacja maszyny stanów z wykorzystaniem logiki temporalnej
Formal verification of a state machine with use of temporal logic
Autorzy:
Grobelna, I.
Powiązania:
https://bibliotekanauki.pl/articles/154298.pdf
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
algorytmiczne maszyny stanów ASM
logika temporalna
technika Model Checking
algorithmic state machines ASM
temporal logic
formal verification of specification
Model Checking technique
Opis:
Artykuł przedstawia koncepcję specyfikacji współbieżnego procesu sterowania cyfrowego za pośrednictwem diagramów algorytmicznych maszyn stanów ASM w języku aprobowanym przez profesjonalne narzędzie model checker. Specyfikacja może zostać następnie formalnie zweryfikowana pod kątem wymagań stawianych projektowanemu systemowi. Lista wymagań tworzona jest przy wykorzystaniu liniowej logiki temporalnej LTL. Formalna weryfikacja Model Checking polega na sprawdzeniu, czy model systemu spełnia stawiane mu wymagania. W przypadku wykrycia niespóności generowany jest odpowiedni kontrprzykład.
The paper presents the formal specification method of concurrent control processes in form of algorithmic state machines ASM [5] in a language accepted by a professional model checker tool NuSMV. Basing on linear temporal logic LTL [7, 8, 9, 16] a requirement list (Fig. 6) for the system model is prepared. Formal verification Model Checking [17, 19] consists in comparison of the model description and the requirements list. If some requirements cannot be fulfilled, the appropriate counterexample is generated (Fig. 7), which allows localizing the error source. The ASM diagrams (Fig. 4) are fully determined, but they do not support modularity, that is why they are not well suited for specification of concurrent controlling processes. The paper includes a short introduction to the theory of algorithmic state machines ASM (Section 2), temporal logic (Section 3) and model checking technique (Section 4). The proposed solution is presented on an example (Section 5) of the process of controlling (partially concurrent) movements of two vehicles (Fig. 2). The formal verification method of the ASM diagrams with its advantages and disadvantages as well as the general conclusions are given at the end of the paper (Section 6).
Źródło:
Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 457-460
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Petri nets and activity diagrams in logic controller specification – transformation and verification
Sieci petriego i diagramy aktywności w specyfikacji sterowników logicznych – transformacja i weryfikacja
Autorzy:
Grobelna, I.
Grobelny, M.
Adamski, M.
Powiązania:
https://bibliotekanauki.pl/articles/389795.pdf
Data publikacji:
2010
Wydawca:
Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
Tematy:
formal verification
logic controller
model checking
Petri nets
UML Activity
Diagrams
formalna weryfikacja
sterownik logiczny
weryfikacja modelowa
sieci Petriego
diagramy aktywności UML
Opis:
The paper presents formal verification method of logic controller specification taking into account user-specified properties. Logic controller specification may be expressed as Petri net or UML 2.0 Activity Diagram. Activity Diagrams seem to be more user-friendly and easy-understanding that Petri nets. Specification in form of activity diagram may afterwards be transformed into Petri net, which may then be formally verified and used to automatically generate implementation (code). A new transformation method dedicated for event-driven systems is proposed. Verification process is executed automatically by the NuSMV model checker tool. Model description based on specification and properties list is being built. Model description derived from Petri net is presented in RTL-level and easy to synthesize as reconfigurable logic controller or PLC. Properties are defined using temporal logic. In model checking process, verification tool checks whether requirements are satisfied in attached system model. If this is not the case, appropriate counterexamples are generated.
Praca prezentuje metodę formalnej weryfikacji specyfikacji sterownika logicznego uwzględniającą właściwości podane przez użytkownika. Specyfikacja sterownika logicznego może być przedstawiona m.in. w postaci sieci Petriego lub diagramu aktywności języka UML. Diagramy aktywności wydają się być bardziej przyjazne i zrozumiałe dla użytkownika niż sieci Petriego. Specyfikacja w postaci diagramu aktywności może zostać przekształcona do sieci Petriego, która następnie może być formalnie zweryfikowana i wykorzystana do automatycznej generacji implementacji (kodu). Węzły diagramu aktywności konsekwentnie interpretowane są jako tranzycje sieci Petriego, w odróżnieniu od klasycznego podejścia (w starszych wersjach UML) gdzie odwzorowywało się je jako miejsca sieci Petriego. Proces weryfikacji wykonywany jest automatycznie przez narzędzia weryfikacji modelowej. Tworzony jest opis modelu bazujący na specyfikacji oraz lista wymagań. Nowatorskim podejściem jest przedstawienie sieci Petriego na poziomie RTL w taki sposób, że łatwo jest przeprowadzić syntezę logiczną sieci w postaci współbieżnego rekonfigurowalnego sterownika logicznego lub sterownika PLC bez konieczności przekształcania modelu. Wymagania określone są przy użyciu logiki temporalnej. W procesie weryfikacji modelowej narzędzie weryfikujące NuSMV sprawdza, czy model systemu spełnia stawiane mu wymagania. Jeżeli tak nie jest, generowany jest odpowiedni kontrprzykład.
Źródło:
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2010, 13; 79-91
1899-0088
Pojawia się w:
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
FSM encoding for BDD representations
Autorzy:
Gosti, W.
Villa, T.
Saldanha, A.
Sangiovanni-Vincentelli, A. L.
Powiązania:
https://bibliotekanauki.pl/articles/911255.pdf
Data publikacji:
2007
Wydawca:
Uniwersytet Zielonogórski. Oficyna Wydawnicza
Tematy:
binarny diagram decyzyjny
kodowanie
automat skończony
synteza logiczna
weryfikacja formalna
binary decision diagram
encoding
finite state machine
logic synthesis
formal verification
logic representation
Opis:
We address the problem of encoding the state variables of a finite state machine such that the BDD representing the next state function and the output function has the minimum number of nodes. We present an exact algorithm to solve this problem when only the present state variables are encoded. We provide results on MCNC benchmark circuits.
Źródło:
International Journal of Applied Mathematics and Computer Science; 2007, 17, 1; 113-128
1641-876X
2083-8492
Pojawia się w:
International Journal of Applied Mathematics and Computer Science
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
From workflow design patterns to logical specifications
Odwzorowanie wzorców projektowych w specyfikację logiczną systemu
Autorzy:
Klimek, R.
Powiązania:
https://bibliotekanauki.pl/articles/282120.pdf
Data publikacji:
2013
Wydawca:
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie. Wydawnictwo AGH
Tematy:
formal verification
temporal logic
deduction
semantic tableaux
design patterns
generating logical specification
weryfikacja formalna
logika temporalna
dedukcja
tablice semantyczne
wzorce projektowe
generowanie specyfikacji logicznej
Opis:
This work concerns issues related to automatic generation of logical specifications. Logical specifications can be extracted directly from developed software models. Received specification can be used in the process of a system formal verification using a deductive approach. The generated logical specification is just a set of temporal logie fonnulas as well as verified system properties are expressed in temporal logie. The extraction process is based on the idea of organizing the whole analyzed model as a set of certain design patterns of control flows. A method of automatic transformation of workflow design patterns to temporal logie formulas is proposed. These formulas constitute a logical specification and may be the first step towards a formal verification of system correctness using any method of the deduction-based reasoning. Applying the presented concepts enables bridging the gap between naturalness and intuitive of the deductive inference and the difficulty of its practical application in the case of software models.
Praca dotyczy zagadnień związanych z automatyczną generacją i modelowaniem specyfikacji logicznej. Specyfikacja logiczna może być wygenerowana bezpośrednio z modeli oprogramowania. Tak uzyskana specyfikacja następnie może być wykorzystana w procesie formalnej weryfikacji przy wykorzystaniu podejścia dedukcyjnego. Wygenerowana specyfikacja reprezentowana jest przez zbiór formuł logiki temporalnej, również weryfikowane własności systemu mogą i powinny być wyrażone w logice temporalnej. Proces ekstrakcji opiera się na założeniu, aby cały analizowany model oprogramowania został zbudowany w oparciu o przyjęte, dowolne, ale najlepsze dla danej klasy zastosowań, wzorce projektowe. Została zaproponowana metoda automatycznej translacji wzorców projektowych (przepływów) do postaci formuł logiki temporalnej. Formuły te składają się na logiczną specyfikację i mogą stanowić pierwszy krok w kierunku formalnej weryfikacji poprawności systemów z wykorzystaniem dowolnej metody wnioskowania dedukcyjnego. Zastosowanie przedstawionych koncepcji umożliwia połączenie naturalności i intuicyjności samego wnioskowania logicznego oraz praktycznego zastosowania tych metod w przypadku modeli oprogramowania.
Źródło:
Automatyka / Automatics; 2013, 17, 1; 59-63
1429-3447
2353-0952
Pojawia się w:
Automatyka / Automatics
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-15 z 24

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies