Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "dynamiczna rekonfiguracja" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-4 z 4
    Tytuł:
    Kosynteza systemów dynamicznie rekonfigurowalnych reprezentowanych przez warunkowe grafy zadań
    Co-synthesis of dynamically reconfigurable SOPC systems described by conditional task graphs
    Autorzy:
    Czarnecki, R.
    Deniziak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/156196.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    kosynteza
    dynamiczna rekonfiguracja
    FPGA
    warunkowy graf zadań
    co-synthesis
    dynamic reconfiguration
    conditional task graph
    Opis:
    W pracy zaprezentowany jest rafinacyjny algorytm kosyntezy wieloprocesorowych, dynamicznie rekonfigurowalnych systemów wbudowanych. Jest to pierwszy algorytm wykorzystujący informacje o zadaniach wzajemnie się wykluczających (ZWW) do optymalizacji systemów dynamicznie rekonfigurowalnych. Specyfikacja takich zadań jest możliwa przy pomocy warunkowych grafów zadań. Wykorzystując dynamiczną rekonfigurację systemu możliwe jest przyporządkowanie zadań ZWW do tych samych zasobów sprzętowych. W ten sposób można zmniejszyć powierzchnię, a w wolnej przestrzeni alokować inne zadania sprzętowe, co również może prowadzić do zwiększenia szybkości systemu.
    In this work a co-synthesis method, which allows for optimization of dynamically reconfigurable multiprocessor SOPC system architecture, is presented. To our best knowledge, this is the first algorithm that takes into consideration mutually exclusive tasks in optimization of dynamically reconfigurable systems. Such tasks are presented using conditional task graphs. Partially reconfigurable FPGAs let reuse of the same hardware resources for mutually exclusive tasks. In this way the area occupied by embedded system can be decreased and free space can be used for other hardware tasks. It can also increase SOPC's performance.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 460-463
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Samorekonfigurowalny system cyfrowy
    Self Reconfigurable Digital System
    Autorzy:
    Milik, A.
    Mocha, J.
    Powiązania:
    https://bibliotekanauki.pl/articles/156180.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    PLD
    FPGA
    dynamiczna rekonfiguracja
    układy kontekstowe
    synteza logiczna
    dynamic reconfiguration
    logic synthesis
    decomposition
    Opis:
    W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.
    The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 483-485
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura
    Dynamically reconfigurable logic controller - architecture of improved programmability
    Autorzy:
    Milik, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/151879.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    dynamiczna rekonfiguracja
    FPGA
    synteza logiczna
    PLC
    dynamic reconfiguration
    logic synthesis
    Opis:
    Artykuł przedstawia architekturę sterownika bitowego implementowanego w strukturze FPGA umożliwiającego wyeliminowanie złożonego procesu implementacji poprzez wykorzystanie odpowiedniej struktury sprzętowej i narzędzi programowania.
    The paper presents an idea of a Programmable Logic Controller for binary control implemented in an FPGA device with use of custom designed architecture and implementation tools. The solution does not require vendor synthesis and implementation tools except for final bitstream generation. It is an extension of the previously proposed architecture (Figs. 1 and 2). The architecture is based on a hardwired set of connections that is formed inside the FPGA device žLC units. The žLC can be programmed by means of LUT table modification. The architecture is mainly limited by the hardwired connection that bases on an invariant set of multiplexed signals delivered to the žLC. A new architecture is proposed, extending programmability of the architecture to programmable connections which are available in FPGAs (Figs. 3 and 4). The žLC architecture has also been modified and exactly fitted into the regular structure of an FPGA (Fig. 5). The new logic resources supplementing architecture modifications of the controller has been defined. They are input (Fig. 6) and output (Fig. 7) cells. The possible computation capabilities of FPGA devices are gathered in Tab. 1. The research task is in progress. A new solution with extended use of programmable connections, better exploitation of logic resources and easiness of logic synthesis and programming is searched for.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 587-590
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reconfigurable General-purpose Processor Idea Overview
    Autorzy:
    Zarzycki, I
    Powiązania:
    https://bibliotekanauki.pl/articles/397875.pdf
    Data publikacji:
    2013
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    procesor rekonfigurowalny
    FPGA
    bezpośrednio programowalna macierz bramek
    rekonfiguracja dynamiczna
    processor
    dynamic reconfiguration
    reconfigurable computing paradigm
    Opis:
    This paper presents the idea of the reconfigurable general-purpose processor implemented as dynamically reconfigurable FPGA (called “reconfigurable processor” in the rest of this document). Proposed solution is compared with currently available general-purpose processors performing instructions sequentially (called “sequential processors” in the rest of this paper). This document presents the idea of such reconfigurable processor and its operation without going into implementation details and technological limitations. The main novelty of reconfigurable processor lays in lack of typical for other processors sequential execution of instructions. All operations (if only possible) are executed in parallel, in hardware also at subistruction level. Solution proposed in this paper should give speed up and lower power consumption in comparison with other processors currently available. Additionally proposed architecture does not requires neither any modifications in source codes of already existing, portable programs nor any changes in development process. All of the changes can be performed by compiler at the stage of compilation.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2013, 4, 1; 37-42
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-4 z 4

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies