Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "digital circuits" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-15 z 15
    Tytuł:
    Quality of Minimal Sets of Prime Implicants of Boolean Functions
    Autorzy:
    Prasad, V. C.
    Powiązania:
    https://bibliotekanauki.pl/articles/227310.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    logic circuits
    digital circuits
    Boolean functions
    minimal sets
    Opis:
    Two new problems are posed and solved concerning minimal sets of prime implicants of Boolean functions. It is well known that the prime implicant set of a Boolean function should be minimal and have as few literals as possible. But it is not well known that min term repetitions should also be as few as possible to reduce power consumption. Determination of minimal sets of prime implicants is a well known problem. But nothing is known on the least number of (i) prime implicants (ii) literals and (iii) min term repetitions , any minimal set of prime implicants will have. These measures are useful to assess the quality of a minimal set. They are then extended to determine least number of prime implicants / implicates required to design a static hazard free circuit. The new technique tends to give smallest set of prime implicants for various objectives.
    Źródło:
    International Journal of Electronics and Telecommunications; 2017, 63, 2; 165-169
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    SMTBDD : New Form of BDD for Logic Synthesis
    Autorzy:
    Kubica, M.
    Kania, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/226064.pdf
    Data publikacji:
    2016
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    logic synthesis
    SMTBDD
    decomposition
    technology mapping
    FPGA
    digital circuits
    Opis:
    The main purpose of the paper is to suggest a new form of BDD - SMTBDD diagram, methods of obtaining, and its basic features. The idea of using SMTBDD diagram in the process of logic synthesis dedicated to FPGA structures is presented. The creation of SMTBDD diagrams is the result of cutting BDD diagram which is the effect of multiple decomposition. The essence of a proposed decomposition method rests on the way of determining the number of necessary ‘g’ bounded functions on the basis of the content of a root table connected with an appropriate SMTBDD diagram. The article presents the methods of searching non-disjoint decomposition using SMTBDD diagrams. Besides, it analyzes the techniques of choosing cutting levels as far as effective technology mapping is concerned. The paper also discusses the results of the experiments which confirm the efficiency of the analyzed decomposition methods.
    Źródło:
    International Journal of Electronics and Telecommunications; 2016, 62, 1; 33-41
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A Stand-alone Station and DSP Method for Deep Sky Objects Astrophotography
    Autorzy:
    Suszyński, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/226208.pdf
    Data publikacji:
    2014
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    stand-alone station
    remote control
    convolution method
    image processing
    reprogrammable digital circuits
    Opis:
    This article presents the basic assumptions and aspects of the design of a stand-alone station for deep sky objects (DSO) astrophotography. It describes the main elements of a project concerned with automatization, remote control and auto-guiding [1-5] of a system. The article also covers in further detail the innovative use of a driver with an ATMEGA16 microcontroller and dedicated software for controlling the astronomical dome and its synchronization with telescope movement. Furthermore, a new concept of reprogrammable digital circuit implementation for auto-guiding systems is shown, which operates with a popular CCD webcam and ST4 compatible equatorial mounts. This idea was verified by the circuit prototype implemented on an Altera Cyclone II FPGA device and tested with real sky objects. A fully functional solution for performing automatic observation is presented. The project was also designed for amateur-astronomy, and therefore, user-friendly configuration and maintenance constituted very important factors, which were taken into consideration.
    Źródło:
    International Journal of Electronics and Telecommunications; 2014, 60, 2; 157-164
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hierarchical residue number systems with small moduli and simple converters
    Autorzy:
    Tomczak, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/907828.pdf
    Data publikacji:
    2011
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    arytmetyka cyfrowa
    układ cyfrowy
    resztowy system liczbowy
    digital arithmetic
    digital circuits
    residue number system
    VLSI
    Opis:
    In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2011, 21, 1; 173-192
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Programmable, Asynchronous, Triangular Neighborhood Function for Self-Organizing Maps Realized on Transistor Level
    Autorzy:
    Kolasa, M.
    Długosz, R.
    Bieliński, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/226845.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    self-organizing maps
    parallel signal processing
    CMOS realization
    low energy consumption
    digital circuits
    Opis:
    A new hardware implementation of the triangular neighborhood function (TNF) for ultra-low power, Kohonen self-organizing maps (SOM) realized in the CMOS 0.18žm technology is presented. Simulations carried out by means of the software model of the SOM show that even low signal resolution at the output of the TNF block of 3-6 bits (depending on input data set) does not lead to significant disturbance of the learning process of the neural network. On the other hand, the signal resolution has a dominant influence on the overall circuit complexity i.e. the chip area and the energy consumption. The proposed neighborhood mechanism is very fast. For an example neighborhood range of 15 a delay between the first and the last neighboring neuron does not exceed 20 ns. This in practice means that the adaptation process starts in all neighboring neurons almost at the same time. As a result, data rates of 10-20 MHz are achievable, independently on the number of neurons in the map. The proposed SOM dissipates the power in-between 100 mW and 1 W, depending on the number of neurons in the map. For the comparison, the same network realized on PC achieves in simulations data rates in-between 10 Hz and 1 kHz. Data rate is in this case linearly dependend on the number of neurons.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 4; 367-373
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    The Impact of Noise and Mismatch on SAR ADCs and a Calibratable Capacitance Array Based Approach for High Resolutions
    Autorzy:
    Mueller, J. H.
    Strache, S.
    Busch, L.
    Wunderlich, R.
    Heinen, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/226396.pdf
    Data publikacji:
    2013
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    analog-digital conversion
    analog-digital integrated circuits
    calibration
    CMOS integrated circuits
    mathematical model
    MATLAB
    mixed analog digital integrated circuits
    noise
    numerical simulation
    prediction methods
    Opis:
    This paper describes widely used capacitor structures for charge-redistribution (CR) successive approximation register (SAR) based analog-to-digital converters (ADCs) and analyzes their linearity limitations due to kT/C noise, mismatch and parasitics. Results of mathematical considerations and statistical simulations are presented which show that most widespread dimensioning rules are overcritical. For high-resolution CR SAR ADCs in current CMOS technologies, matching of the capacitors, influenced by local mismatch and parasitics, is a limiting factor. For high-resolution medium-speed CR SAR ADCs, a novel capacitance array based approach using in-field calibration is proposed. This architecture promises a high resolution with small unit capacitances and without expensive factory calibration as laser trimming.
    Źródło:
    International Journal of Electronics and Telecommunications; 2013, 59, 2; 161-167
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Perspektywy wykorzystania reprogramowalnych układów cyfrowych w systemach wizyjnych robotów mobilnych
    The prospects of using reprogrammable digital circuits in mobile robot vision systems
    Autorzy:
    Kraft, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/275458.pdf
    Data publikacji:
    2010
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    reprogramowalne systemy cyfrowe
    roboty mobilne
    systemy wizyjne
    reprogrammable digital circuits
    mobile robots
    vision systems
    Opis:
    Rekonfigurowalne układy cyfrowe (głównie w formie układów FPGA) rozpowszechniają się w aplikacjach wymagających rozwiązywania problemów z dziedziny przetwarzania sygnałów, wizji komputerowej i innych. Możliwość wykonywania w sposób naturalny obliczeń w trybie równoległym, a także rekonfigurowalność i modułowość, umożliwiająca rozwiązywanie licznych problemów przez procesory zawarte w strukturze pojedynczego układu scalonego, nierzadko umożliwia wielokrotne przyspieszenie wykonywania obliczeń w stosunku do implementacji programowych, wykorzystujących jako platformę komputery klasy PC. Dodatkowo, zastosowanie układów FPGA może umożliwić zmniejszenie wymiarów, wagi i poboru prądu przez wykorzystujące taką platformę obliczeniową urządzenie. Niniejszy artykuł zawiera analizę przydatności układów FPGA do zastosowań w systemach wizyjnych robotów mobilnych. Analizę poparto licznymi przykładami aplikacji, w których z powodzeniem wykorzystuje się układy reprogramowalne, a także przykładami doświadczeń autora w dziedzinie opracowywania takich aplikacji. Wnioski z analizy zawarto w podsumowaniu, wraz z sugestiami scenariuszy użycia układów FPGA w robotach mobilnych jako głównej platformy obliczeniowej, lub wspomagającego komputer pokładowy koprocesora.
    Reconfigurable digital circuits (mainly in the form of FPGAs) are becoming increasingly popular in signal processing, computer vision and many other applications. Their natural ability to perform parallel computations, along with the reconfigurability and modularity often allow to increase the performance significantly, when compared to standard software implementations, using a standard PC as a platform. Additionally, the use of FPGA can allow to reduce the size, weight and power consumption of a complete system. The following paper contains the analysis of usefulness of FPGA circuits as the computing platform in mobile robot vision systems. The analysis is backed up by numerous examples of applications, including author's experiences with using FPGAs as a part of computer vision system. The conclusions drawn from the analysis, along with suggestions for using FPGAs in robot vision systems (as a main hardware platform or a coprocessor) are given in the summary.
    Źródło:
    Pomiary Automatyka Robotyka; 2010, 14, 2; 361-371
    1427-9126
    Pojawia się w:
    Pomiary Automatyka Robotyka
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Power-aware scheduling of data-flow hardware circuits with symbolic control
    Autorzy:
    Özbaltan, Mete
    Berthier, Nicolas
    Powiązania:
    https://bibliotekanauki.pl/articles/1409402.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    symbolic discrete controller synthesis
    digital synchronous circuits
    power efficiency
    Opis:
    We devise a tool-supported framework for achieving power-efficiency of data-flow hardware circuits. Our approach relies on formal control techniques, where the goal is to compute a strategy that can be used to drive a given model so that it satisfies a set of control objectives. More specifically, we give an algorithm that derives abstract behavioral models directly in a symbolic form from original designs described at Register-transfer Level using a Hardware Description Language, and for formulating suitable scheduling constraints and power-efficiency objectives. We show how a resulting strategy can be translated into a piece of synchronous circuit that, when paired with the original design, ensures the aforementioned objectives. We illustrate and validate our approach experimentally using various hardware designs and objectives.
    Źródło:
    Archives of Control Sciences; 2021, 31, 2; 431-446
    1230-2384
    Pojawia się w:
    Archives of Control Sciences
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    On enhancing diagnostic effectiveness of autonomous test structures for digital circuits of medical devices
    Autorzy:
    Chodacki, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/332923.pdf
    Data publikacji:
    2010
    Wydawca:
    Uniwersytet Śląski. Wydział Informatyki i Nauki o Materiałach. Instytut Informatyki. Zakład Systemów Komputerowych
    Tematy:
    symulacja układów cyfrowych
    pseudolosowe testowanie
    wbudowany autotest
    simulation of digital circuits
    pseudorandom testing
    built-in self-test
    Opis:
    The problem of reliability of medical electronic systems (EMD) controlled by a digital subsystem is discussed. The environmental security of EMD results from conformance to standards applying to design, manufacture, testing and implementation (in the USA, Department of Heath & Human Services, Food and Drug Administration and Quality System Regulation QSR [6]). These standards describe the whole life cycle of a device and apply both to hardware and software. However, it is impossible to eliminate completely all failures, faults and defects; some of them could have catastrophic effects to the environment. This is why digital circuit tests are of utmost importance to ensure reliability of digital systems, thus also proper diagnostics and care of the patient's health and life. The researches on design of more effective digital circuit self-testing and minimizing them are of particular significance in such important applications as medical procedures that use EMD.
    Źródło:
    Journal of Medical Informatics & Technologies; 2010, 16; 51-57
    1642-6037
    Pojawia się w:
    Journal of Medical Informatics & Technologies
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Genetic algorithms in pseudorandom testing of medical digitalcircuits
    Autorzy:
    Chodacki, M.
    Michalski, D.
    Powiązania:
    https://bibliotekanauki.pl/articles/333138.pdf
    Data publikacji:
    2009
    Wydawca:
    Uniwersytet Śląski. Wydział Informatyki i Nauki o Materiałach. Instytut Informatyki. Zakład Systemów Komputerowych
    Tematy:
    algorytmy genetyczne
    urządzenia medyczne
    symulacja układów cyfrowych
    genetic algorithms
    medical devices
    simulation of digital circuits
    pseudorandom testing
    Opis:
    In this paper the problem of unsatisfactory diagnostic efficiency of pseudorandom testing (PRT) technique used to detect faults of digital circuits in testing medical systems of critical importance is presented. The simulations have revealed a weakness of commonly used PRT technique that generally does not assure that all stuck at faults are detected. Thus, it is suggested that PRT technique should be supplemented with additional deterministic testing sequences to enhance fault detection. To design built-in selftesting (BIST) structures a genetic algorithm and digital system stochastic model were used. By employing the stochastic model it is possible to reduce considerably the computer simulation time required for BIST architecture design. In particular, an effect of proportional and ranking selections on the convergence of genetic algorithm in searching for a globally optimal solution, while maintaining the diversity of the population of individuals and limiting its premature stagnation.
    Źródło:
    Journal of Medical Informatics & Technologies; 2009, 13; 209-214
    1642-6037
    Pojawia się w:
    Journal of Medical Informatics & Technologies
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Analysis and simulation modeling of programmable circuits using digital potentiometers
    Autorzy:
    Pandiev, I. M
    Powiązania:
    https://bibliotekanauki.pl/articles/398071.pdf
    Data publikacji:
    2014
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    mixed analogue digital integrated circuits
    digital potentiometer
    programmable circuits
    frequency domain analysis
    behavioral modelling
    circuit simulation
    analogowo-cyfrowe układy scalone
    potencjometr cyfrowy
    układy programowalne
    analiza dziedziny częstotliwości
    modelowanie behawioralne
    symulacja obwodu
    Opis:
    In this paper an object of analysis and simulation modeling are the basic programmable circuits using CMOS digital potentiometers or Resistive Digital-to-Analog Converters (RDACs). Based on the analysis and principle of operation an improved SPICE-based behavioral model for RDAC potentiometers is created. The model accurately reflects resolution (wiper steps), nominal end-to-end resistance, wiper resistance, linear and nonlinear increment/decrement of the wiper, common-mode leakage current, operating bandwidth, analog crosstalk, temperature coefficients and noise effects. Model parameters are extracted for the dual RDAC potentiometer AD5235 from Analog Devices as an example. The workability of the proposed simulation model is verified by simulation modeling and experimental testing of sample electronic circuits.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2014, 5, 4; 127-135
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS
    Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits
    Autorzy:
    Szcześniak, W.
    Powiązania:
    https://bibliotekanauki.pl/articles/268918.pdf
    Data publikacji:
    2008
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    redukcja poboru mocy
    cyfrowe układy CMOS
    heurystyczne algorytmy redukcji poboru mocy
    low power design
    digital CMOS circuits
    heuristic low power design algorithms
    Opis:
    W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.
    This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2008, 25; 151-154
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie układów FPAA do budowy prototypowych przetworników analogowych-cyfrowych ΣΔ
    Prototyping of ΣΔ analog digital converters using FPAA
    Autorzy:
    Wawryn, K.
    Suszyński, R.
    Powiązania:
    https://bibliotekanauki.pl/articles/155689.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    FPAA
    układy mieszane
    przetworniki analogowo-cyfrowe
    mixed circuits
    digital-analog converters
    Opis:
    W artykule omówiono szybki i dający dobre rezultaty sposób weryfikacji projektowanych układów mieszanych, dedykowanych do wykonania w układach VLSI. Metoda wykorzystuje reprogramowalne układy analo-gowe FPAA, do konfiguracji i kolejnych rekonfiguracji prototypu budowanego systemu analogowo cyfrowego. Jako przykładową realizację zaprezentowano przetwornik analogowo-cyfrowy SD. Przedstawiono wybrane etapy projektu, modyfikacje prototypu oraz otrzymane pośrednie i końcowe wyniki pomiarów. Analogowe układy reprogramowalne mogą znaleźć zastosowanie dla szerokiej gamy układów dedykowanych do integracji w mieszanych układach scalonych VLSI.
    A prototyping method for designing mixed signal systems has been presented in the paper. The method is based on implementation of field programmable analog arrays (FPAA) to configure and reconfigure mixed signal systems. A SD analog digital converter (ADC) structure has been used as an example. The circuit characteristics have been measured and then the structure of the converter has been reconfigured to satisfy input specifications.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 12-14
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Cyfrowa filtracja sygnałów z wykorzystaniem układów FPGA
    Digital signal filtration using FPGA
    Autorzy:
    Skiwski, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/156727.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    układy programowalne
    FPGA
    DSP48
    filtry cyfrowe
    programmable circuits
    digital filters
    Opis:
    W artykule przedstawiono sposoby realizacji filtrów cyfrowych o skończonej odpowiedzi impulsowej z wykorzystaniem dedykowanych bloków w układzie FPGA. Proponowane rozwiązania dają nowe spojrzenie na tą gałąź systemów przetwarzania sygnałów ze względu na możliwość dokonywania filtracji sygnałów nawet w jednym cyklu zegara, co jest nieosiągalne dla systemów opartych na klasycznych procesorach DSP. Zaprezentowane zostało również kilka przykładów konstrukcji filtrów.
    This article shows how to implement the finite impulse response digital filters using dedicated FPGA blocks. This is a new approach to the digital signal processing because single FPGA chips can perform the requested operations much faster than traditional single processor, making them in parallel. The consequence of that fact is the ability to implement the algorithm nearly direct way to the programmable structure, as shown in the Fig. 2 (structure) and Fig. 5 (hardware counterpart). Several filter designs are presented both with full parallel processing and semi-parallel processing. Despite of many advantages in the proposed solution there are also some disadvantages, for example lack of possibility to operate floating-point arithmetic and the difficulty to create high order filters.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 6, 6; 503-506
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Wykorzystanie platform Arduino Uno oraz DE2-115 do sterowania modelami aut
    The use of platforms Arduino Uno and DE2-115 for controlling of the models of cars
    Autorzy:
    Noga, K. M.
    Powiązania:
    https://bibliotekanauki.pl/articles/267625.pdf
    Data publikacji:
    2018
    Wydawca:
    Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
    Tematy:
    technika cyfrowa
    dydaktyka
    cyfrowe sterowanie
    układy programowalne
    FPGA
    język opisu sprzętu VHDL
    digital technique
    didactics
    digital control
    programmable circuits
    VHDL equipment description language
    Opis:
    W artykule przedstawiono nowe stanowisko badawcze i dydaktyczne którym jest zestaw składający się z dwóch odpowiednio zmodernizowanych modeli aut sterowanych radiowo. Zaprojektowane specjalnie na potrzeby laboratorium Techniki Cyfrowej przykładowe cyfrowe sterowanie wykorzystuje platformy DE2-115 oraz Arduino Uno. Modele aut zostały dodatkowo wyposażone w sygnalizację świetlną i dźwiękową oraz po 3 ultradźwiękowe czujniki odległości HC-SR04, które umożliwiają detekcję przeszkody. Modele poruszają się we wspólnej przestrzeni tak, aby unikać kolizji pomiędzy sobą oraz z innymi przeszkodami.
    The article presents a new research and teaching laboratory stand consists a set of two appropriately modernized radiocontrolled models of cars. These models of cars have been additionally equipped with lighting - LEDs, buzzers and three ultrasonic distance sensors HC-SR04, which enable detection of a hindrance. Models move in a common space to avoid collisions between themselves and other hindrances. The exemplary digital controlling using the DE2-115 and Arduino Uno platforms are specially designed for the needs of the Digital Technique laboratory.
    Źródło:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2018, 60; 85-90
    1425-5766
    2353-1290
    Pojawia się w:
    Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-15 z 15

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies