Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Xilinx FPGA" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-7 z 7
    Tytuł:
    Zero-Suppression Trigger Mode for GEM Detector Measurement System
    Autorzy:
    Kolasinski, Piotr
    Pozniak, Krzysztof
    Wojenski, Andrzej
    Linczuk, Pawel
    Krawczyk, Rafal
    Gaska, Michal
    Zabolotny, Wojciech
    Kasprowicz, Grzegorz
    Chernyshova, Maryna
    Czarski, Tomasz
    Powiązania:
    https://bibliotekanauki.pl/articles/1844608.pdf
    Data publikacji:
    2021
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    FPGA
    GEM
    trigger
    sequencer
    DAQ
    Xilinx
    Opis:
    A novel approach to a trigger mode in the Gas Electron Multiplier (GEM) detector readout system is presented. The system is already installed at WEST tokamak. The article briefly describes the architecture of the GEM detector and the measurement system. Currently the system can work in two trigger modes: Global Trigger and Local Trigger. All trigger processing blocks are parts of the Charge Signal Sequencer module which is responsible for transferring data to the PC. Therefore, the article presents structure of the Sequencer with details about basic blocks, theirs functionality and output data configuration. The Sequencer with the trigger algorithms is implemented in an FPGA chip from Xilinx. Global Trigger, which is a default mode for the system, is not efficient and has limitations due to storing much data without any information. Local trigger which is under tests, removes data redundancy and is constructed to send only valid data, but the rest of the software, especially on the PC side, is still under development. Therefore authors propose the trigger mode which combines functionality of two existing modes. The proposed trigger, called Zero Suppression Trigger, is compatible with the existing interfaces of the PC software, but is also capable to verify and filter incoming signals and transfer only recognized events. The results of the implementation and simulation are presented.
    Źródło:
    International Journal of Electronics and Telecommunications; 2021, 67, 1; 103-108
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Using FPGA and Java in rapid prototyping of a real-time H.264/AVC decoder
    Użycie FPGA i Java do szybkiego prototypowania dekodera H.264/AVC działającego w czasie rzeczywistym
    Autorzy:
    Parfieniuk, M.
    Petrovsky, A.
    Stankevich, A.
    Kachinsky, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/389858.pdf
    Data publikacji:
    2009
    Wydawca:
    Politechnika Bydgoska im. Jana i Jędrzeja Śniadeckich. Wydawnictwo PB
    Tematy:
    dekoder H.264
    plasma RISC
    Xilinx FPGA
    Java
    H.264 decoder
    Opis:
    This paper reports on an attempt to implement a real-time hardware H.264 video decoder. The initial results of the project are presented: a customized RISC core and some digital modules, both of which have been implemented in Xilinx FPGA. The former has to serve as a host processor that supervises the latter, which speed up the essential decoding subtasks. The system is designed and tested using a software decoder and diagnostic tools, which are implemented in Java using the object-oriented paradigm. Our experiences allow us to recommend the combination of FPGA and Java technologies as a good basis for rapid prototyping of advanced DSP algorithms.
    W pracy przedstawiono raport z próby implementacji działającego w czasie rzeczywistym sprzętowego dekodera wideo standardu H.264. Zaprezentowano wstępne wyniki projektu: jądro RISC i wybrane moduły cyfrowe zaimplementowane z użyciem Xilinx FPGA. Jądro ma służyć jako nadrzędny procesor sterujący pozostałymi obwodami dekodera, które przyśpieszają podstawowe etapy dekodowania. System jest projektowany i testowany w oparciu o dekoder programowy i narzędzia diagnostyczne, które są implementowane obiektowo w Javie. Uzyskane rezultaty pozwalają autorom rekomendować połączenie FPGA i Java jako dobrą podstawę do szybkiego prototypowania zaawansowanych algorytmów DSP.
    Źródło:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy; 2009, 12; 43-55
    1899-0088
    Pojawia się w:
    Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Novel genetic optimization of membership functions of fuzzy logic for speed control of a direct current motor for hardware applications in FPGAs
    Autorzy:
    Maldonado, Y.
    Castillo, O.
    Melin, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/385131.pdf
    Data publikacji:
    2010
    Wydawca:
    Sieć Badawcza Łukasiewicz - Przemysłowy Instytut Automatyki i Pomiarów
    Tematy:
    genetic algorithms
    fuzzy
    controller
    MATLAB
    Simulink
    Xilinx System Generator
    VHDL
    FPGA
    Opis:
    This paper proposes a novel method for genetic optimi zation of triangular and trapezoidal membership functions of fuzzy systems, for hardware applications such as the FPGA (Field Programmable Gate Array). This method con sists in taking only certain points of the membership func tions, with the purpose of giving more efficiency to the algorithm. The genetic algorithm was tested in a fuzzy con troller to regulate engine speed of a direct current (DC) motor, using the Xilinx System Generator (XSG) toolbox of Matlab, which simulate VHDL (Very High Description Lang uage) code.
    Źródło:
    Journal of Automation Mobile Robotics and Intelligent Systems; 2010, 4, 4; 53-63
    1897-8649
    2080-2145
    Pojawia się w:
    Journal of Automation Mobile Robotics and Intelligent Systems
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware Implementation of MISO on Orthogonal Frequency Division Multiplexing Platform with the Help of Alamouti Algorithm
    Autorzy:
    Kilaru, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/226220.pdf
    Data publikacji:
    2017
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    MISO
    SISO
    FPGA
    Xilinx
    BER
    SNR
    Alamouti
    LTE
    Opis:
    Many software based OFDM techniques were proposed from last half decade to improve the performance of the system. This paper tried to implement the same with Hardwar implementation. We created Hardware based MISO platform with OFDM. We implemented Alamouti algorithm on this test bed. The test bed is implemented with the help of Field Programmable Gate Array (FPGA). The test bed is functionalized with the help of FPGA through Xilinx based system generator for DSP. In this paper we considered the 2×1 MISO implementation with Alamouti algorithm. The simulation results showed that BER and SNR are considerably high for MISO than SISO. The results also proved that proposed OFDM based Alamouti implementation for MISO is excellent in all performance criterions.
    Źródło:
    International Journal of Electronics and Telecommunications; 2017, 63, 2; 137-143
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    FPGA Implemetation of Acquisition Phase of the GPS Receiver Using XSG
    Autorzy:
    Hawary, Mohamed Ibrahiem El
    Hamza, Gihan Gomah
    Zekry, Abdelhalim
    Motawie, Ibrahiem Mohamed
    Powiązania:
    https://bibliotekanauki.pl/articles/963910.pdf
    Data publikacji:
    2019
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    GPS receiver
    acquisition phase
    SDR
    Xilinx System Generator XSG
    FPGA implementation
    Opis:
    In the past it was usual to exert a huge effort in the design, simulation, and the real time implementation of the complicated electronic and communication systems, like GNSS receivers. The complexity of the system algorithms combined with the complexity of the available tools created a system that is difficult to track down for debugging or for redesign. So, the simulation and educational tools was different from the prototyping tools. In this paper the parallel search acquisition phase of a GPS receiver was simulated and implemented on FPGA using the same platform and through a graphical programming language. So this paper introduces the fruit of integrating the prototyping tools with the simulation tools as a single platform through which the complicated electronic systems can be simulated and prototyped.
    Źródło:
    International Journal of Electronics and Telecommunications; 2019, 65, 4; 739-744
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    EM emission of ICs implementated in FPGA : influence of floor plan and electric function
    Autorzy:
    Szczęsny, J.
    Kołodziejski, J. F.
    Powiązania:
    https://bibliotekanauki.pl/articles/378429.pdf
    Data publikacji:
    2007
    Wydawca:
    Sieć Badawcza Łukasiewicz - Instytut Technologii Elektronowej
    Tematy:
    FPGA
    emisja elektromagnetyczna
    prąd wysokiej częstotliwości
    Xilinx
    electromagnetic emission
    high frequency current
    near-field disturbances
    Opis:
    In the paper some investigations are presented aiming to check the influence of IC floor plan and the circuit function on its electromagnetic emissions. As the test vehicle Xilinx FPGA XCV800 type was used, in which two types of multiplicators were implemented. To compare the effects, high frequency currents in supply and ground pins of the circuits as well as near field disturbances were measured over the circuits.
    Źródło:
    Electron Technology : Internet Journal; 2007, 39, 4; 1-7
    1897-2381
    Pojawia się w:
    Electron Technology : Internet Journal
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Efektywna komunikacja ARM-FPGA z użyciem interfejsu SPI
    Efficient ARM-FPGA data transfer employing SPI interface
    Autorzy:
    Jamro, E.
    Wielgosz, M.
    Cioch, W.
    Bieniasz, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/155109.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy wbudowane
    SPI
    FPGA
    Xilinx EDK
    embedded systems
    Opis:
    W systemach wbudowanych użycie niezależnego procesora ARM oraz układu FPGA umożliwia uzyskanie dużo większej elastyczności projektowania oraz lepszej wydajności niż w przypadku systemów homogenicznych (opartych na tylko jednej platformie). Wadą takiego rozwiązania jest konieczność zapewnienia wydajnej, szybkiej komunikacji, która w omawianym przypadku została zrealizowana poprzez interfejs SPI. Aby uzyskać większą przepustowość danych zaprojektowano dedykowany moduł sprzętowy wewnątrz układu FPGA obsługujący interfejs SPI, pracujący jako urządzenie typu slave po stronie interfejsu SPI oraz master na magistrali PLB (Processor Local Bus).
    Implementation of fast and reliable data transfer between an FPGA and a processor is a significant challenge for a designer of heterogeneous embedded systems. In the presented system two separate Printed Circuit Boards (PCB) are employed: ARM-based OMAP3530 [4] and FPGA Spartan3 [2]. SPI (Serial Peripheral Interface) [5] is used as a communication interface due to the OMAP3530 limitations in communication interface choice. For the FPGA module, Xilinx Embeded Development Kit (EDK) and soft-processor MicroBlaze are used. The EDK delivers SPI hardware module [9] compatible with the Processor Local Bus (PLB). Nevertheless, this module employs slave interface on the PLB therefore requires the soft-processor MicroBlaze interaction which limits the transfer speed. Consequently, a dedicated hardware module compatible with the PLB and EDK was designed. This module employs master interface on the PLB bus and slave interface on the SPI interface and is further denoted as the xps_spi_master. As a result, the MicroBlaze is not engaged in the data transfer and, therefore, the transfer speed is significantly larger (which resulted in significant increase in the data throughput). FPGA does ot generate any wait states and therefore the SPI transfer protocol is simplified. The SPI clock speed is 24 MHz and the measured data transfer is roughly 2 MB/s. Summing up, the designed module xps_spi_master significantly speed-ups data transfer and consumes significantly lower FPGA resources in comparison to the original EDK solution, which employs the MicroBlaze and PLB-slave-based SPI interface.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 874-876
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-7 z 7

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies