Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Układ programowalny" wg kryterium: Temat

  Lista filtrów

Dostawca treści

Podbaza

Wyrównaj
Wyświetlanie 1-10 z 17
Tytuł:
Sterownik autonomicznego robota mobilnego na bazie układu FPGA
FPGA based controller for an autonomous robot
Autorzy:
Rataj, D.
Tomczewski, K.
Powiązania:
https://bibliotekanauki.pl/articles/376384.pdf
Data publikacji:
2018
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
układ programowalny
FPGA
robot mobilny
sterowanie
Opis:
W artykule przedstawiono koncepcję układu sterowania robota mobilnego, przeznaczonego do pracy jako platforma odkurzacza autonomicznego. W ramach projektu opracowano wyspecjalizowaną strukturę realizującą wszystkie podstawowe funkcje odkurzacza. Do budowy sterownika zastosowano układ FPGA Spartan 3E. W napędach robota zastosowano silniki prądu stałego z wbudowanymi enkoderami. Robot został wyposażony w czujnik odległości, czujniki zapobiegające upadkowi w przypadku dojazdu do schodów, czujniki mechaniczne wykrywające przeszkody. Robot może poruszać się autonomicznie lub zdalnie sterowany przez operatora z aplikacji w telefonie komórkowym za pośrednictwem interfejsu Bluetooth. Działanie robota testowano rejestrując trajektorie jego ruchu.
The paper presents a concept of a simple autonomous robot controller with an example application in an autonomous vacuum cleaner. During the project a specialized unit was designed, which performs all the basic functions of a vacuum cleaner. The implementation was based on the Spartan 3E FPGA board. For the drive system of the robot DC motors with built-in encoders were used. Additionally, the robot is equipped with a distance sensor, cliff sensors preventing fall of a staircase as well as mechanical sensors for recognizing obstacles. The robot can operate either autonomously or it can be controlled from a smartphone application via Bluetooth interface. The operation of the robot was tested by registering the routes chosen by the robot.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2018, 96; 131-142
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Wpływ sposobu detekcji sygnałów enkodera inkrementalnego na opóźnienia wyznaczania zakresów zasilania pasm silnika SRM
The method of detection of signals from an incremental encoder for delays in determining the range of power supply for switched reluctance motor phases
Autorzy:
Rataj, Daniel
Tomczewski, Krzysztof
Powiązania:
https://bibliotekanauki.pl/articles/377581.pdf
Data publikacji:
2019
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
układ programowalny
FPGA
detekcja położenia
enkoder
Opis:
W artykule omówiono trzy sposoby implementacji modułu wyznaczania położenia kątowego wirnika dla przełączalnego silnika reluktancyjnego z wykorzystaniem enkodera inkrementalnego. Moduł detekcji zrealizowano w postaci wyspecjalizowanej struktury logicznej zaimplementowanej w układzie programowalnym FPGA. Pierwsza z nich została zaimplementowana w postaci pojedynczego procesu, w którym detekcja zmian stanu sygnałów realizowana jest sekwencyjnie. Kolejne struktury podzielono na kilka instrukcji działających współbieżnie. Druga struktura wykorzystuje do synchronizacji pracy układu oba zbocza sygnału taktującego FPGA. Struktura trzecia działa w oparciu o detekcję zbocz sygnałów z enkodera.
The article discusses three ways of implementing the rotor angular position determination module for a switched reluctance motor using an incremental encoder. The detection module was implemented in the form of a specialized logic structure implemented in the FPGA programmable system. The first one has been implemented in the form of a single process, in which the detection of signal state changes is carried out sequentially. Subsequent structures were divided into several instructions operating concurrently. The second structure uses both encoder pulse edges to synchronize the system. The third structure works based on the detection of the edge of the encoder signals. The implemented structures were examined in terms of speed and delays. Obtaining slight delays in the process of determining the angular position of the rotor and ranges of power supply of motor phases is necessary to ensure proper control conditions of the drive in the high-speed range.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2019, 99; 135-144
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Sterownik mikroprogramowalny na bazie układu FPGA
FPGA based programmable microcontroller
Autorzy:
Slawik, D.
Tomczewski, K.
Powiązania:
https://bibliotekanauki.pl/articles/378357.pdf
Data publikacji:
2018
Wydawca:
Politechnika Poznańska. Wydawnictwo Politechniki Poznańskiej
Tematy:
układ programowalny
FPGA
sterownik PLC
VHDL
Opis:
W artykule przedstawiono koncepcję implementacji struktury sterownika programowalnego PLC w układzie FPGA. W ramach projektu opracowano centralną jednostkę sterującą, moduły wejść i wyjść binarnych, moduły wejść analogowych oraz interfejsy komunikacyjne. Opracowane moduły umożliwiają tworzenie różnych konfiguracji wejść-wyjść sterownika. W układzie FPGA zaimplementowano strukturę sprzętową, realizującą cykl pracy sterownika programowalnego PLC. Utworzone zostały również przykładowe moduły biblioteki użytkownika, umożliwiające tworzenie własnych programów. Biblioteki opracowano w języku VHDL. W układzie zaimplementowano interfejs UART umożliwiający komunikację z komputerem PC. Opracowany program komputerowy umożliwia ustawianie oraz monitorowanie stanów wejść i wyjść sterownika.
The paper presents an implementation of a programmable logic controller in a FPGA based system. During the project a central control unit, digital and analog I/O modules, as well as communication interfaces module were designed. The modules allow for variable I/O configurations of the controller. The FPGA system implements a hardware structure, which performs the PLC work cycle. Additionally, a library in VHDL programming language was created allowing a user to create own programs. The system also implements the UART interface allowing communication with a PC. A sample computer program allows changing and monitoring of the controllers input and output ports.
Źródło:
Poznan University of Technology Academic Journals. Electrical Engineering; 2018, 96; 143-152
1897-0737
Pojawia się w:
Poznan University of Technology Academic Journals. Electrical Engineering
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Transkoder BCD/7-segment z dodatkowym zabezpieczeniem
BCD to 7-segment decoder with additional protection
Autorzy:
Michalak, S.
Powiązania:
https://bibliotekanauki.pl/articles/154747.pdf
Data publikacji:
2010
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
transkoder
układ programowalny
BCD
GAL
decoder
programmable logic device
Opis:
W artykule przedstawiono projekt prostego dekodera (transkodera) kodu BCD/7-segment, którego podstawowa funkcja została rozszerzona o nietypową cechę zabezpieczania poprawności sekwencyjnego sterowania wyświetlacza 7-segmentowego LED. Idea zaprojektowania takiego układu oraz wykorzystania struktury programowalnej, wynikła z konieczności zastosowania w dydaktycznym laboratorium mikroprocesorowym, układu wyświetlającego podgląd zawartości rejestrów mikroprocesora. Prezentowany, prosty układ, jest z powodzeniem stosowany jako uzupełnienie podstawowego modułu edukacyjnego STK500.
In this paper the project of a simple, smart BCD to 7-segment decoder is presented. The basic decoder function (coding 4 input BCD lines to 7 output lines for LED display) was extended to an atypical function, protection of proper driving a 4-digit, 7-segment LED display. A special attention was paid to the circuit simplicity, use of the minimum number of devices and low power consumption. The schematic diagram is shown in Fig. 1. The main idea was to use not only data signals (D0..D4), but also additional four signals (D4..D7), which were typically used for driving switching transistors and digits multiplexing. The logic function for 8 inputs and 8 outputs was designed in a programmable logic device. But the function described in that way could not be realised in the basic structure GAL16V8. The next idea was to use an internal OE line for driving the output inverter in each macrocell (Fig. 2). The program was designed in CUPL and compiled in WinCupl environment. The simulation results in WinSim are shown in Fig.3, whereas the final effect is depicted in Fig. 4. Since the presented circuit was designed for cooperation with a microcontroller educational board and was supplied with this board, it was very important to minimise the power (current) consumption. Hence, Atmel AFT16V8BQL was selected for the final version.
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 775-776
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Digital filters parameters selection for hardware implementation in programmable devices
Dobór parametrów filtrów cyfrowych dla implementacji sprzętowej na układach programowalnych
Autorzy:
Dąbrowski, D.
Cioch, W.
Jamro, E.
Powiązania:
https://bibliotekanauki.pl/articles/329160.pdf
Data publikacji:
2008
Wydawca:
Polska Akademia Nauk. Polskie Towarzystwo Diagnostyki Technicznej PAN
Tematy:
filtr cyfrowy
układ programowalny
parametry filtrów
digital filter
programmable device
filter parameters
Opis:
This article regards hardware processing of diagnostic signals. It is solely devoted to the problem of bit-length accuracy of digital filter-coefficients with the application of fixed-point numbers. This problem has not been properly studied before, since arithmetic operations bit-width is usually fixed, e.g. 32 bits for DSPs or microprocessors. For programmable devices arithmetic bit-length may be freely selected. This research provides guidelines for proper selection of filter coefficient bit-length for a given filter-tap number and filter characteristics. Furthermore, different filter types are compared for the required minimum bit-length of coefficients.
Artykuł dotyczy sprzętowego przetwarzania sygnałów diagnostycznych. Poświęcono go problemowi dokładności zapisu współczynników filtrów cyfrowych na liczbach stałoprzecinkowych. Ze względu na brak literaturowych doniesień na ten temat, celem opracowania było przedstawienie sposobu doboru parametrów filtrów cyfrowych tak, by przy sprzętowej realizacji stałoprzecinkowej jak najefektywniej wykorzystać rząd filtru. W artykule przedstawiono analizy wymaganej dokładność zapisu współczynników dla spełnienia założonych kryteriów filtru. Porównano różne rodzaje filtrów pod względem minimalnej ilości bitów potrzebnych do zapisu ich współczynników.
Źródło:
Diagnostyka; 2008, 4(48); 129-132
1641-6414
2449-5220
Pojawia się w:
Diagnostyka
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Budowa modeli specjalizowanych sterowników ruchu drogowego w językach opisu sprzętu
Construction of specialized models of road traffic controllers in hardware description languages
Autorzy:
Firląg, K.
Kawalec, P.
Powiązania:
https://bibliotekanauki.pl/articles/197398.pdf
Data publikacji:
2013
Wydawca:
Politechnika Śląska. Wydawnictwo Politechniki Śląskiej
Tematy:
algorytm sterowania ruchem drogowym
specjalizowany sterownik ruchu drogowego
układ programowalny
traffic control algorithm
specialized traffic controller
programmable device
Opis:
W artykule przedstawiono metodę budowy modeli specjalizowanych sterowników ruchu drogowego realizowanych w języku VHDL. Rozwiązaniem problemu braku reprezentacji graficznej i konieczności bardzo dobrej znajomości języka VHDL przez projektanta jest wykorzystanie oprogramowania narzędziowego CAD, pozwalającego na projektowanie urządzeń srd w sposób przyjazny i intuicyjny dla inżyniera sterowania ruchem. W artykule zaproponowano metodę budowy sterownika opierając się na modelach specyfikacji formalnej mającej graficzną reprezentację. Pierwszym etapem jest zamiana algorytmów sterowania ruchem drogowym w sieć działań GSA. Przedstawiono metodę konwersji dla wszystkich rodzajów klatek algorytmu sterowania. Następnie pokazano sposób konwersji sieci GSA w graf przejść automatu skończonego FSM, gdzie w celu zwiększenia czytelności grafu sterowania zaproponowano wprowadzenie stanów hierarchicznych, dla obsługi przejść międzyfazowych i faz ruchu. Wykorzystując hierarchiczny graf sterowania zaproponowano uniwersalną strukturę logicznego sterownika ruchu drogowego. Sterownik ten wyspecyfikowano w programie Active-HDL, który wygenerował model sterownika logicznego w języku VHDL.
The paper presents the construction method of specialized models of road traffic controllers realized within VHDL language. The designer solves the problem of lack of graphic representation and the necessity of a very good command of VHDL language by using utility software CAD allowing for designing traffic control devices that would be pleasant and intuitive in use for the traffic control engineer. The construction method of a controller has been proposed in the article on the basis of formal specification models having intuitive graphic representations. The first stage consists in changing the algorithms of road traffic control into a network of generalized stochastic automata (GSA) activities. The method of conversion has been presented for all types of control algorithm frames. Afterwards, the way of conversion of GSA network into the transition graph of finite state machine (FSM) was presented, where in order to increase the clarity of control graph, it was proposed to introduce hierarchical states for interstage transitions as well as traffic phases. With the use of hierarchical graph of control, universal structure of logic road traffic controller has been proposed. This controller has been specified within Active-HDL program which generated a model of logic controller in VHDL language.
Źródło:
Zeszyty Naukowe. Transport / Politechnika Śląska; 2013, 80; 17-27
0209-3324
2450-1549
Pojawia się w:
Zeszyty Naukowe. Transport / Politechnika Śląska
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie układów FPGA w konstrukcji przepływomierzy ultradźwiękowych
Application of FPGA devices to ultrasonic flowmeter
Autorzy:
Zaworski, Ł.
Kowalski, M.
Zieliński, M.
Powiązania:
https://bibliotekanauki.pl/articles/156070.pdf
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
przepływomierz ultradźwiękowy
przetwornik czas-cyfra
układ programowalny
pomiar czasu
ultrasonic flowmeter
time-to-digital converter
programmable logic device
time measurement
Opis:
Przepływomierze ultradźwiękowe mierzące różnicę czasu przelotu impulsu przez medium stanowią jedną z dwóch najbardziej rozpowszechnionych grup przepływomierzy. W artykule tym została przedstawiona konstrukcja systemu pomiaru odcinka czasu zaimplementowanego w strukturze programowalnej FPGA jak również metoda kalibracji i wyznaczenia rozdzielczości przetwornika czas/cyfra w trakcie pomiaru. Takie rozwiązanie zapewnia niewrażliwość układu na czynniki zewnętrzne (temperatura), oraz skrócenie czasu pomiaru, a tym samym redukcję poboru energii, co jest atutem przy zasilaniu bateryjnym.
The ultrasonic flowmeter market is the fastest-growing market in any flowmeter type, and transit-time flowmeters have the largest share in that market. One of the fundamental parts of a transit-time ultrasonic flowmeter is a time measurement circuit, often implemented in CMOS ASIC. This paper describes an application of a low-power FPGA device to the transit-time flowmeter time measurement circuit. The main problem discussed in this work is calibration of a delay line in TDC implemented in a FPGA device. The time- and resource-consuming code density testing is undesirable for mass production devices. In this paper a fast and simple method for calibration is proposed. The method is based on measurement of the clock period length [5] and analysis of the data; therefore, it does not require implementation of any additional circuits in the device. A resolution of TDC is estimated by (2), when I_T is the largest state of a decoder in measurement series, and T_0 is clock period. The method uncertainty is larger than that of the code density test, but the method requires virtually no resources and takes less time - under certain conditions the calibration can be performed simultaneously with the measurement. At the end the measurement results and the conclusions are presented.
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 12, 12; 1511-1514
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Zastosowanie układów programowalnych do obsługi modelu przenośnika taśmowego
The use of programmable devices in handling the model of a conveyor
Autorzy:
Bargieł, K.
Noga, K.
Powiązania:
https://bibliotekanauki.pl/articles/268777.pdf
Data publikacji:
2012
Wydawca:
Politechnika Gdańska. Wydział Elektrotechniki i Automatyki
Tematy:
model przenośnika taśmowego
układ programowalny
FPGA
detekcja kolorów
pomiar wysokości
model of the conveyor
programmable system
color detection
measurement of height
Opis:
W artykule przedstawiono model przenośnika taśmowego, który został zbudowany w Katedrze Automatyki Okrętowej (KAO) Akademii Morskiej w Gdyni. Pozwala on na odczyt parametrów zarejestrowanych przez czujniki pomiaru wysokości transportowanych elementów oraz detekcji ich koloru w skali RGB. Model ten jest wykorzystywany w KAO jako stanowisko dydaktyczne, do nauki układów programowalnych, w laboratorium Techniki Cyfrowej.
This paper presents a model of a conveyor belt, which was built in the Department of Ship Automation (KAO), in Gdynia Maritime University. It allows to read the parameters recorded by the sensors measure the amount of transported elements and their detection on an RGB color. This model is used in the KAO as a teaching station in the labora-tory of digital technology.
Źródło:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2012, 31; 27-30
1425-5766
2353-1290
Pojawia się w:
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Methods of designing of compositional microprogram control units with mutual memory
Metody projektowania mikroprogramowanych jednostek sterujących o adresowaniu wspólnym
Autorzy:
Wiśniewski, R.
Barkalov, A. A.
Janik, A.
Powiązania:
https://bibliotekanauki.pl/articles/156222.pdf
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
mikroprogramowany układ sterujący
programowalny układ FPGA
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Opis:
In the article four designing methods of Compositional Microprogram Control Unit (CMCU) will be described and compared. The first one - with mutual memory - is traditional way of synthesis of CMCU. Here operational vertices of the initial flow chart that describes the functionality of control units are replaced with operational linear chains that permit to minimize the number of internal states of the controller. Three remaining methods are based on the CMCU with mutual memory; however there are additional improvements that allow reducing the number of logic elements that are required for implementation of CMCU on programmable device. Detailed results of investigations will be shown in the paper. Authors have performed researches where over 100 benchmarks (descriptions of CMCU) were designed with all four methods and implemented on an FPGA. Results of implementation will be studied and analyzed in detail and described in the paper.
W referacie zaprezentowane zostaną cztery metody projektowania mikroprogramowanych jednostek sterujących. Pierwsza metoda to tradycyjny sposób syntezy sterownika o adresowaniu wspólnym. Na jej podstawie opracowane zostały trzy inne metody projektowania mikroprogramowanych układów sterujących. Wprowadzono modyfikacje w strukturze sterownika, których głównym celem była redukcja liczby wykorzystanych elementów logicznych podczas implementacji systemu w matrycach FPGA. W artykule przedstawione zostaną szczegółowe wyniki badań przeprowadzonych przez autorów. Każdy sterownik zaprojektowano wszystkimi czterema metodami, a następnie przeprowadzono operacje syntezy oraz implementacji. Końcowe wyniki zajętości poszczególnych wersji w programowalnych matrycach FPGA zostaną szczegółowo przeanalizowane.
Źródło:
Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 493-495
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Dostawca treści:
Biblioteka Nauki
Artykuł
Wyświetlanie 1-10 z 17

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies