Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "Układ logiczny" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-11 z 11
    Tytuł:
    Design of Mealy Finite-state Machines with the Transformation of Object Codes
    Autorzy:
    Barkalov, A. A.
    Barkalov, A. A., Jr.
    Powiązania:
    https://bibliotekanauki.pl/articles/908476.pdf
    Data publikacji:
    2005
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    programowalny układ logiczny
    automat skończony
    bramka logiczna
    finite state machine
    programmable logic device
    object
    design
    logic circuit
    Opis:
    An optimization method of the logic circuit of a Mealy finite-state machine is proposed. It is based on the transformation of object codes. The objects of the Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of sets of microoperations (internal states) and tags. The application of this method is connected with the use of a special code converter in the logic circuit of an FSM. An example of application is given. The effectiveness of the proposed method is also studied.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2005, 15, 1; 151-158
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Chmielewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/929833.pdf
    Data publikacji:
    2007
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    Moore finite-state machine
    complex programmable logic devices
    design
    logic circuit
    pseudoequivalent states
    automat Moore'a
    złożone programowalne układy logiczne
    układ logiczny
    stan pseudorównoważny
    Opis:
    Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
    Źródło:
    International Journal of Applied Mathematics and Computer Science; 2007, 17, 4; 565-575
    1641-876X
    2083-8492
    Pojawia się w:
    International Journal of Applied Mathematics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Matrix implementation of Moore FSM with expansion of coding space
    Macierzowa implementacja automatu Moorea z rozszerzeniem przestrzeni kodowania
    Autorzy:
    Barkalov, A. A.
    Titarenko, L.
    Hebda, O.
    Powiązania:
    https://bibliotekanauki.pl/articles/154601.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat typu Moore'a
    sieć działań
    stany pseudorównoważne
    układ logiczny
    Moore FSM
    graph-scheme of algorithm
    pseudoequivalent states
    customized matrices
    logic circuit
    Opis:
    The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
    Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 694-696
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Model dźwigu osobowego z układem sterowania programowalnym logicznie
    Model of a passenger lift with control system programmable logically
    Autorzy:
    Jezierski, P.
    Lepszy, A.
    Noworyta, K.
    Nagórny, A.
    Żółkiewski, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/409025.pdf
    Data publikacji:
    2011
    Wydawca:
    Politechnika Śląska
    Tematy:
    układ sterowania
    dźwig osobowy
    PLC
    programowalny sterownik logiczny
    control system
    passenger lift
    programmable logic controller
    Opis:
    W artykule przedstawiono model zlecenia produkcyjnego stanowiącego podstawę integracji systemów Proedims i KbRS w zakresie harmonogramowania produkcji dyskretnej. Model zlecenia umożliwia planowanie produkcji złożonych wyrobów posiadających wielopoziomowe struktury procesów technologicznych zarówno w systemach o konfiguracji przepływowej jak i gniazdowej z maszynami równoległymi. W przyjętym modelu systemu produkcyjnego oraz zlecenia wyszczególniono etapy decyzyjne wymagane przy budowie harmonogramu. Opisano sposób współpracy przy wymianie danych pomiędzy omawianymi systemami.
    The paper presents the model of a production order, which is the basis of Proedims and KbRS software systems integration, used in scheduling of discrete manufacturing systems. The model enables planning of production orders for complex products with multi-level structure of the processes in flow shop and job shop production system configuration with parallel machines. Required decision-making stages for schedule construction of the given model of the production system and production order were presented. Principles of cooperation in exchanging data between Proedims and KbRS were discussed.
    Źródło:
    Wybrane Problemy Inżynierskie; 2011, 2; 171-176
    2083-1021
    Pojawia się w:
    Wybrane Problemy Inżynierskie
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optimization of Moore finite-state-machine matrix circuit
    Optymalizacja macierzowego układu skończonego automatu stanu typu Moorea
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Hebda, O.
    Powiązania:
    https://bibliotekanauki.pl/articles/155022.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat typu Moore'a
    sieć działań
    stany pseudorównoważne
    układ logiczny
    Moore FSM
    graph-scheme of algorithm
    pseudoequivalent states
    customized matrices
    logic circuit
    Opis:
    The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
    Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 939-941
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synthesis of Moore FSM with encoding of collections of microoperations implemented with ASIC
    Syneza skończonego automatu stanu typu Moorea z kodowaniem zbiorów mikrooperacji implementowanego w układach o strukturze matrycowej
    Autorzy:
    Barkalov, A.
    Titarenko, L.
    Hebda, O.
    Powiązania:
    https://bibliotekanauki.pl/articles/153443.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat typu Moore'a
    sieć działań
    stany pseudorównoważne
    układ logiczny
    Moore FSM
    graph-scheme of algorithm
    pseudoequivalent states
    customized matrices
    Opis:
    The method for reduction of hardware amount in logic circuit of the Moore finite state machine is proposed. The method is oriented on customized matrix technology. It is based on representation of the next state code as a concatenation of the code for class of collection of microoperations and the code of the vertex. Such an approach allows elimination of a dependence between states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized.
    : Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze matrycowej. Ta metoda jest oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klas zbiorów mikrooperacji i kodów wierzchołków. Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego. Oprócz tego przy zastosowaniu danej metody nie istnieje zależność między kodami stanów i kodami zbiorów mikrooperacji co pozwala zmniejszyć liczbę termów w bloku mikrooperacji. Artykuł przedstawia także przykład zastosowania proponowanej metody.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 6, 6; 514-518
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Optymalizacja układu logicznego mikroprogramowanego automatu Moorea przy użyciu nano-PLA
    Optimization of a logic circuit of the microprogrammed Moore machine with use of nano-PLA
    Autorzy:
    Titarenko, L.
    Hebda, O.
    Barkalov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/156294.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany automat Moore'a
    nano-PLA
    stany pseudoekwiwalentne
    układ logiczny
    microprogrammable Moore automaton
    pseudoequivalent states
    logic circuit
    Opis:
    W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore’a. Jest ona oparta na optymalnym kodowaniu stanów i rozbijaniu matrycy termów na dwie części. Takie podejście pozwala zmniejszyć liczbę linii w tablice przejść automatu Moore’a do odpowiedniej liczby linii w równoważnym automacie z wyjściami typu Mealy’ego.
    The model of the microprogrammable Moore automaton [6] is often used during the digital control systems realization [1, 4]. The development of microelectronics has led to appearance of different programmable logic devices [13, 15, 18], which are used for implementing microprogrammable automaton (MPA) logic circuits. One of the important problems of MPA synthesis is the decrease in the chip space occupied by MPA logic circuit. Solution of this problem allows decreasing the power consumption and increasing the clock rate. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2, 3, 13, 15]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing Moore MPA logic circuit. The approach is connected with optimal state encoding and decomposition of a matrix of terms in two sub-matrices (Fig. 2). To do it, the classes of the pseudoequivalent states are used [1, 4]. Such an approach allows reducing the number of rows of the structure table of Moore MPA up to this value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized. The example of application of the proposed methods is given.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 11, 11; 1186-1190
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Redukcja układu logicznego mikroprogramowanego automatu Moorea przy kodowaniu zbiorów wyjściowych zmiennych
    Reduction of a microprogrammable Moore automaton logic circuit with encoding the sets of output variables
    Autorzy:
    Titarenko, L.
    Hebda, O.
    Barkalov, A.
    Powiązania:
    https://bibliotekanauki.pl/articles/972135.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    mikroprogramowany automat Moore'a
    nano-PLA
    stany pseudoekwiwalentne
    układ logiczny
    microprogrammable Moore automaton
    pseudoequivalent states
    logic circuit
    Opis:
    W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda ta jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore'a. Jest ona oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klasy zbioru wyjściowych zmiennych i kodu wierzchołka. Takie podejście pozwala wyeliminować zależność między stanami i wyjściowymi zmiennymi, a także zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do odpowiedniej liczby linii w równoważnym automacie Mealy’ego.
    The model of a microprogrammable Moore automaton is often used during the digital control systems realization [1 – 3]. The development of microelectronics has led to appearance of different programmable logic devices [7, 8] which are used for implementing micro-programmable automaton (MPA) logic circuits. One of the important problems of Moore MPA synthesis is the decrease of chip space occupied by the MPA logic circuit. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2 – 4]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing the Moore MPA logic circuit. The proposed method is based on representation of the next state code as a concatenation of code for the class of collection of output variables and code of the vertex (Fig. 2). In this method the classes of the pseudoequivalent states are used [1, 9]. Such an approach allows reducing the number of rows of the Moore MPA structure table up to the value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 772-775
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Złożoność półgrup charakterystycznych „G” automatów asynchronicznych silnie spójnych
    Complexity of the "G" characteristic semi – group of the strongly connected asynchronous automatons
    Autorzy:
    Bocian, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/252903.pdf
    Data publikacji:
    2016
    Wydawca:
    Instytut Naukowo-Wydawniczy TTS
    Tematy:
    optymalny układ logiczny
    złożoność półgrup
    optimal logic
    complexity of semigroups
    Opis:
    W artykule przedstawiono twierdzenie i przeprowadzono dowód na wyznaczenie złożoności półgrup charakterystycznych dowolnej liczby („G”) automatów deterministycznych skończonych asynchronicznych silnie spójnych DFASC2 (deterministic finite asynchronous strongly connected). Półgrupa charakterystyczna jest szczególnie istotnym pojęciem w teorii automatów; jest nośnikiem ważnych informacji i określa zdolność do przetwarzania informacji. Ma to bezpośrednio ważkie konsekwencje praktyczne w sferze projektowania optymalnych układów logicznych. Suma prosta automatów można uważać za realizację – odpowiednio sekwencyjnych obliczeń
    The paper presents the assumption and the evidence is carried out of the simple sum complexity of characteristic semigroups of any number (“G”) of deterministic, finite, asynchronous, highly consistent DFASC2 automata. The characteristic semi – group is the particularly essential conception in the automaton theory; it is the carrier of the important information and define the ability to information processing. It has the direct weighty consequences that are practical in the designing domain of the optimum logic circuits. The direct sum of automatons can be considered as the realization–the sequence calculations accordingly.
    Źródło:
    TTS Technika Transportu Szynowego; 2016, 12; 396-400
    1232-3829
    2543-5728
    Pojawia się w:
    TTS Technika Transportu Szynowego
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Realization of logic integrated circuits in VeSTIC process - design, fabrication, and characterization
    Autorzy:
    Domański, Krzysztof
    Głuszko, Grzegorz
    Sierakowski, Andrzej
    Tomaszewski, Daniel
    Szmigiel, Dariusz
    Powiązania:
    https://bibliotekanauki.pl/articles/397763.pdf
    Data publikacji:
    2018
    Wydawca:
    Politechnika Łódzka. Wydział Mikroelektroniki i Informatyki
    Tematy:
    VeSTIC
    VeSFET
    logic cell
    logic integrated circuit
    ring oscillator
    parasitic element
    oscillation frequency
    compact modeling
    komórka logiczna
    logiczny układ scalony
    generator pierścieniowy
    częstotliwość oscylacji
    kompaktowe modelowanie
    Opis:
    A design and manufacturing of test structures for characterization of logic integrated circuits in a VeSTIC process developed in ITE, are described. Two variants of the VeSTIC processs have been described. A role and sources of the process variability have been discussed. The VeSFET I-V characteristics, the logic cell static characteristics, and waveforms of the 53-stage ring oscillator are presented. Basic parameters of the VeSFETs have been determined. The role of the process variability and of the parasitic elements introduced by the conservative circuit design, e.g. wide conductive lines connecting the devices in the circuits, have been discussed. Based on the inverter layout and on the process specification, the parasitic elements of the inverter equivalent circuit have been extracted. The inverter propagation times, the ring oscillator frequency, and their dependence on the supply bias have been determined.
    Źródło:
    International Journal of Microelectronics and Computer Science; 2018, 9, 3; 123-132
    2080-8755
    2353-9607
    Pojawia się w:
    International Journal of Microelectronics and Computer Science
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-11 z 11

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies