Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "TPG" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-3 z 3
    Tytuł:
    Zmodyfikowany generator par testowych dla uszkodzeń opóźnieniowych
    Modified Test Pattern Generator for Delay Faults
    Autorzy:
    Rudnicki, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/154305.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    generator par testowych
    uszkodzenia opóźnieniowe
    rejestr MISR
    pary testowe
    TPG
    delay faults
    MISR
    test pairs
    Opis:
    W artykule przedstawiono metodę generacji par testowych pobudzających uszkodzenia opóźnieniowe. Źródłem par testowych jest zmodyfikowany rejestr MISR. Modyfikacja rejestru MISR polega na podwojeniu jego długości. Dzięki temu udało się ograniczyć do jednego liczbę słów programujących, a tym samym zrealizować generator par testowych bez jakiejkolwiek pamięci. To spowodowało, że uzyskano podobne rezultaty jak dla generatora par testowych z pamięcią ROM, co jest główną zaletą przedstawionego generatora par testowych.
    A method of generating test pairs for delay faults is presented in the paper. A modified MISR register is the source of test pairs. Modification of this register consists in doubling its length (Fig. 3). Test pairs are only generated at a half of the MISR register chosen outputs. Doubling the MISR register makes it possible to generate all possible test pairs, which was proved in the papers [2, 3, 4]. The disadvantage of this solution is too large number of clock cycles. The test pairs for the delay faults include a quite number of don't cares. It enables a considerable reduction of the test pairs. Minimising the number of test pairs means a smaller number of clock cycles at a very high coverage factor of the test pairs. The process of merging the test pairs is shown on example. The number of programming words is limited to only one due to this modification. In consequence, it enables producing a generator of test pairs without ROM. There are presented the experimental results of generating the test pairs for benchmarks of ISCAS'89. The number of benchmark inputs was limited to 32. The results are similar to those for the generator of test pairs with ROM [1, 2, 4] (Fig. 1). The coverage factor is somewhere between 65% and 95% at the sequence length ranging from 160 to 300k clock cycles. The main advantage of this solution is the lack of ROM.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 7, 7; 435-437
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    TPG and SA with low power consumption
    Projektowanie generatorów testów (TPG) oraz analizatorów sygnatur (SA) o obniżonym poborze mocy
    Autorzy:
    Puczko, M.
    Powiązania:
    https://bibliotekanauki.pl/articles/157457.pdf
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    TPG
    SA
    M-sequence
    Geffe generator
    BIST
    low power
    test-per-clock
    two-pattern testing
    M–sekwencja
    generator Geffego
    niski pobór mocy
    Opis:
    In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.
    Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.
    Źródło:
    Pomiary Automatyka Kontrola; 2013, R. 59, nr 10, 10; 1040-1045
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-3 z 3

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies