Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Centralna Biblioteka Wojskowa Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaCentralna Biblioteka Wojskowa

Wyszukujesz frazę "NoC network" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-12 z 12
    Tytuł:
    Platforma przetwarzania rozproszonego bazująca na sieci NoC
    Distributed processing platform based on NoC network
    Autorzy:
    Łuczak, A.
    Kurc, M.
    Stępniewska, M.
    Wegner, K.
    Powiązania:
    https://bibliotekanauki.pl/articles/154056.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    przetwarzanie rozproszone
    układy programowalne
    FPGA
    kompresja obrazu
    AVC
    VC-1
    sieć w układzie
    sieć NoC
    scattered processing
    video compression
    Network on Chip (NoC)
    NoC network
    Opis:
    W artykule zaprezentowano oryginalną platformę przetwarzania rozproszonego wykorzystującą sieć NoC (Network-on-Chip) jako infrastrukturę komunikacyjną. Proponowaną platformę zrealizowano wykorzystując układy FPGA jako elementy na których zaprogramowano interesujące projektanta bloki obliczeniowe. Pokazano cechy takiego systemu oraz zalety przetwarzania rozproszonego realizowanego na wielu niezależnych fizycznie układach ASIC czy FPGA.
    The paper presents an original dissipated processing platform based on Network on Chip as communicative infrastructure. In the introduction the need for using dissipated processing to increase computational power of video compression systems is shown. Features of the dissipated processing system and advantages of its implementing in many physically independent FPGA or ASIC are shown. Several consecutive logical structures of the proposed system, differing in flexibility and implementation efforts, are given. In the third section a novel version of Network on Chip used as a communicative layer in the proposed platform is described. The hierarchic structure of this network and implemented communication modules are described. The proposed platform was built basing on Field Programmable Gate Array (FPGA) as elements on which computational blocks were programmed. Schematic diagram of the proposed system is shown in Fig. 1. The complete platform composed of nine boards with Field Programmable Gate Array (FPGA) is presented in Fig. 5.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 690-692
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    A CDMA-based Network on Chip dedicated to data-dominated streaming applications
    Sieć wewnątrzukładowa wykorzystująca transmisję rozpraszania kodowego CDMA przeznaczona do zastosowań przetwarzania strumieni danych
    Autorzy:
    Dziurzański, P.
    Mąka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/158361.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    CDMA
    Network on Chip (NoC)
    ImpulseC
    sieci wewnątrzukładowe
    Opis:
    In this paper an analysis of the CDMA-based transmission in Network on Chip (NoC) is presented. In order to realize CDMA transmission scheme between IP cores in the NoC, dedicated encoders and decoders using Walsh codes are proposed. To check the possibility of implementing CDMA NoC, a parametrization stage of audio analysis system was adapted to the NoC structure as a set of 14 independent blocks. The system was implemented with use of the ImpulseC hardware description language on an FPGA platform (Xilinx Virtex-5). The obtained results and the requirements needed to realize the CDMA scheme in the hardware show that a higher number of transmitted bits does not lead to any benefits over bus-based transmission.
    W pracy została przedstawiona analiza wykorzystania transmisja strumieni danych między blokami IP w strukturze sieci wewnątrzukładowej (NoC) z użyciem rozpraszania kodowego CDMA. Ponieważ typowe rozwiązania łączenia bloków w systemach MPSoCs oparte o sieci wewnątrzukładowe wykorzystują routing typu wormhole, często pojawia się problem związany z dostępem do wspólnych zasobów. W artykule podjęto próbę zmiany mechanizmu transmisyjnego w celu określenia możliwości poprawy takiej sytuacji. Proponowane podejście wykorzystuje transmisję CDMA z zastosowaniem kodów Walsha. W celu relizacji zadań transmisyjnych opracowane zostały dedykowane układy kodera i dekodera CDMA wykorzystywane do komunikacji między blokami przetwarzającymi. Do oceny i weryfikacji proponowanego rozwiązania zdecydowano się na użycie modułu parametryzacji sygnałów akustycznych (rys. 2), pracującego na strumieniach danych. Blok ten przetwarza strumień akustyczny dzieląc go na równej długości ramki i dla każdej z nich wyznacza ponad 100 deskryptorów. Zaproponowane rozwiązanie zostało zaimplementowane w układzie FPGA z rodziny Virtex 5 wykorzystując język opisu sprzętu ImpulseC. W wyniku przeprowadzonej analizy wydajności transmisyjnej i narzutu spowodowanego specyfiką rozpraszania kodowego uzyskano wyniki gorsze niż w przypadku tradycyjnej transmisji wykorzystującej magistrale. Ponadto, konieczność stosowania globalnej synchronizacji oraz w wielu sytuacjach również globalnego routingu powoduje, że transmisja CDMA w sieciach NoC nie stanowi konkurencji do rozwiązań magistralowych dedykowanych przetwarzaniu danych strumieniowych.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 504-506
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Evaluation Scheme for NoC-based CMP with Integrated Processor Management System
    Autorzy:
    Zydek, D.
    Selvaray, H.
    Koszałka, L.
    Poźniak-Koszałka, I.
    Powiązania:
    https://bibliotekanauki.pl/articles/226964.pdf
    Data publikacji:
    2010
    Wydawca:
    Polska Akademia Nauk. Czytelnia Czasopism PAN
    Tematy:
    chip multiprocessor
    evaluation system
    PA
    processor allocation
    multiprocessor system
    Network on Chip (NoC)
    Opis:
    With the opportunities and benefits offered by Chip Multiprocessors (CMPs), there are many challenges that need to be addressed in order to exploit the full potential of CMPs. Such aspects as parallel programs, interconnection design, cache arrangement and on-chip cores allocation become a limiting factor. To ensure validity of approaches and research, we propose an evaluation system for CMPs with Network-on-Chip (NoC) and processor management system integrated on one die. The suggested experimentation system is described in details. The proposed system that is used for tests and results of the experiments are presented and discussed. As decision making criteria, we consider energy efficiency of Processor Allocator (PA) and NoC, as well as NoC traffic characteristic (load balance). In order to improve the system understanding, brief overview on most important NoC and PA architectures is also presented. Analyzed results reveal that CMP with a PA controlled by IFF allocation algorithm for mesh systems and torus-based NoC driven by DORLB routing with express-virtual-channel flow control achieved the best traffic balance and energy characteristic.
    Źródło:
    International Journal of Electronics and Telecommunications; 2010, 56, 2; 157-167
    2300-1933
    Pojawia się w:
    International Journal of Electronics and Telecommunications
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Linear optimization of multi-path routing in network on chips
    Liniowa optymalizacja wielościeżkowego routingu w sieciach wewnątrzukładowych
    Autorzy:
    Dziurzański, P.
    Mąka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/156579.pdf
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci wewnątrzukładowe
    routing wielościeżkowy
    ekstrakcja cech
    Network on Chip (NoC)
    multipath routing
    features extraction
    Opis:
    In this paper, a technique for determining required link band-width of a multi-path routing algorithm dedicated to Network on Chip (NoC) is presented. The proposed algorithm is based on the linear programming and allows us to avoid deadlocks and contentions in case of Tapeworm routing used for data-dominated streaming multimedia applications realized in Multi Processor Systems on Chip. The proposed approach is illustrated with an example of features extraction module for the Automatic Speech Recognition (ASR) system.
    W artykule opisano technikę określania wymaganej przepustowości łączy sieci wewnątrzukładowej z routingiem wielościeżkowym. Zaproponowany algorytm bazuje na programowaniu liniowym i umożliwia unikanie blokad w routingu typu Tapeworm, wykorzystywanego dla multimedialnych aplikacji zdominowanych przez dane realizowanych w układach typu MPSoC. Autorski algorytm routingu Tapeworm dla niektórych aplikacji multimedialnych okazuje się być wydajniejszy od XY, powszechnie używanego algorytmu routingu w NoC. Zaproponowane podejście zostało zilustrowane przykładem modułu ekstrakcji cech w systemie automatycznego rozpoznawania mowy. Klasyczny diagram takiego modułu został przedstawiony na rys. 1. W celu określenia marszrut pomiędzy rdzeniami realizującymi funkcjonalności poszczególnych bloków tego modułu została zaadaptowana technika znana z tradycyjnych sieci komputerowych, opisana m.in. w [8]. W artykule zaproponowano sposób wyboru ścieżek między rdzeniem źródłowym i docelowym, opisano sposób określania ograniczeń, a także zaproponowano funkcję celu uwzględniającą długość ścieżki. Do wyszukiwania optymalnej przepustowości łączy wykorzystano algorytm przypominający wyszukiwanie binarne. Badania eksperymentalne, w ramach których zaimplementowano opisany moduł w języku SystemC, a także wykorzystano komercyjne narzędzie do rozwiązywania problemu programowania liniowego, potwierdzają skuteczność i efektywność opisywanego podejścia.
    Źródło:
    Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 659-661
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    NoC-based Realization of Multi-core Speech Encoders
    Wielordzeniowa realizacja koderów mowy wykorzystująca sieć NoC
    Autorzy:
    Zbylut, J.
    Mąka, T.
    Dziurzański, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/154050.pdf
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci wewnątrzukładowe
    odwzorowanie rdzeni
    koder mowy
    Network on Chip (NoC)
    core mapping
    speech encoder
    Opis:
    In this paper, we demonstrate a technique for mapping a multimedia streaming application into a mesh NoC using an example of speech encoder named SPEEX. To decrease the size of the target mesh, we use an algorithm for merging functional blocks using various metrics, such as core code size or execution time. We propose and test three algorithms for core mapping. According to the presented experimental results, the process of assigning the functional block into the NoC mesh is strongly influenced by the selected strategy.
    W artykule zaprezentowano technikę odwzorowywania bloków realizujących algorytmy strumieniowe na strukturę mesh sieci NoC z wykorzystaniem przykładu - kodera mowy SPEEX. Aby zmniejszyć rozmiar docelowej sieci NoC, wykorzystano algorytm łączenie funkcjonalnych bloków wykorzystujących wybrane miary, takie jak rozmiar kodu lub czas wykonania. Dla optymalizacji sieci pod względem obciążeń czasowych oraz liczby instrukcji zawartych w poszczególnych blokach IP rozpatrywana jest sieci NoC o rozmiarach 6x6. Rozmiar omawianej struktury wynika z zestawienia kodera Speex o 4 różnych przepływnościach. Zaproponowano i przetestowano trzy algorytmy odwzorowujące rdzenie. Zaprezentowane algorytmy generują lokalnie najlepsze rozwiązania, dzięki wprowadzeniu funkcji heurystyki. Z punktu widzenia czasu realizacji zadań przez niezależne rdzenie, najmniejszy całkowity transfer uzyskano przy użyciu algorytmu drugiego. Z wykorzystaniem dodatkowego algorytmu balansującego uzyskano zmniejszenie standardowego odchylenia transferów na poziomie 20%. Otrzymane podczas badań wyniki dowodzą, że proces ustalenia odwzorowania bloków IP podczas projektowania sieci NoC jest niezwykle istotny. Efektywność i wydajność otrzymanego układu SoC może w dużej mierze zależeć od obranej strategii przydziału elementów funkcyjnych algorytmu DSP.
    Źródło:
    Pomiary Automatyka Kontrola; 2009, R. 55, nr 8, 8; 687-689
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Multi-Stream Routing in Network on Chip for Data-dominated Algorithms
    Routing wielościeżkowy w sieciach wewnątrzukładowych dla algorytmów
    Autorzy:
    Chojnacki, B.
    Dziurzański, P.
    Mąka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/154989.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci wewnątrzukładowe
    trasowanie wielościeżkowe
    metoda Forda-Fulkersona
    Network on Chip (NoC)
    multipath routing
    Ford-Fulkerson method
    Opis:
    In this paper a multi-path routing algorithm dedicated to Network on Chip (NoC) together with its implementation is presented. The proposed algorithm is based on the Ford-Fulkerson method and is aimed at data-dominated multimedia applications realized in Multi Processor Systems on Chip. The efficiency of the proposed technique is compared with the state-of-the-art NoC routing. Our implementation utilizing virtual channels allows us to obtain promising results in some popular multimedia codecs.
    W artykule został przedstawiony wielościeżkowy routing przeznaczony do sieci wewnątrzukładowych (ang. Network on Chip, NoC) wraz z jego implementacją. Proponowany algorytm został oparty na metodzie Forda-Fulkersona i jest przeznaczony do multimedialnych aplikacji strumieniowych zdominowanych przez dane, realizowanych w wieloprocesorowych systemach jednoukładowych (ang. Multi Processor Systems on Chip, MPSoC). Efektywność prezentowanej techniki została porównana z najpopularniejszym algorytmem routingu używanym w NoC - XY. Badania eksperymentalne wykazały, że w niektórych przypadkach uzyskano znaczącą poprawę czasu transmisji. Przedstawiona implementacja algorytmu wykorzystuje kanały wirtualne i, chociaż wymaga wykonania dodatkowych obliczeń, umożliwiła otrzymanie obiecujących wyników dla niektórych popularnych kodeków Multimedialnych, natomiast dla innych uzyskano nieco gorsze wyniki. Stąd trudno jednoznacznie wnioskować o wyższości wielościeżkowych mechanizmów routingu nad tradycyjnymi jednościeżkowymi. Routing typu tapeworm należy zatem postrzegać jako alternatywną propozycję routingu przeznaczoną dla strumieniowych algorytmów realizowanych w NoC, która poszerza przestrzeń poszukiwań korzystnej realizacji układowej. W niektórych przypadkach jej stosowanie znacznie polepsza wyniki, czasami zaś lepiej zastosować tradycyjne podejście. W chwili obecnej autorzy nie są w stanie zidentyfikować cech wspólnych algorytmów, które są korzystnie realizowalne z wykorzystaniem proponowanej techniki.
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 920-922
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Networks on Chip paradigm for iLBC Speech Decoder
    Wykorzystanie paradygmatu sieci wewnątrzukładowych do dekodera mowy iLBC
    Autorzy:
    Dziurzański, P.
    Mąka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/155650.pdf
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci wewnątrzukładowe
    dekodowanie mowy
    iLBC
    transfery wewnątrzukładowe
    Network on Chip (NoC)
    Speech decoding
    in-chip transfers
    Opis:
    In modern hardware multimedia solutions, such as set-top boxes, there exists a trend of implementing numerous codecs in a single device. In this paper, we describe our attitude to mapping a set of decoder stages to a regular mesh structure, which consists of two techniques for decreasing number of cores and assigning IP blocks to NoC nodes.
    We współczesnych rozwiązaniach sprzętowych, takich jak STB (ang. set-top box), można zauważyć trend implementowania wielu kodeków w pojedynczym urządzeniu. W niniejszym artykule zostało opisane podejście odwzorowania zbioru funkcjonalnie niezależnych etapów dekodera iLBC do regularnej struktury sprzętowej, na które składają się dwa algorytmy pozwalające zmniejszyć liczbę bloków i przypisać te bloki do węzłów sieci wewnątrzukładowej.
    Źródło:
    Pomiary Automatyka Kontrola; 2007, R. 53, nr 7, 7; 104-105
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Hardware acceleration of data classifiers for multimedia processing tasks
    Sprzętowe przyspieszenie klasyfikacji danych multimedialnych
    Autorzy:
    Dziurzański, P.
    Mąka, T.
    Forczmański, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/153826.pdf
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    feature extraction
    multimedia data classification
    Network on Chip (NoC)
    ImpulseC
    ekstrakcja cech
    klasyfikacja danych multimedialnych
    sieci wewnątrzukładowe
    Opis:
    In this paper, experimental results of a proposed hardware acceleration of feature extraction and data classifiers for multimedia are presented. This hardware is based on multi-core architecture connected with a mesh Network on Chip (NoC). The cores in the system execute both data classifiers and feature extraction for audio and image data. Using various meta heuristics the system is optimized with regards to different data communication criteria. The system was implemented on an FPGA platform with use of ImpulseC hardware description language.
    W artykule zostały zeprezentowane wyniki eksperymentalne dotyczące sprzętowego przyspieszania ekstrakcji cech i klasyfikacji danych multimedialnych. Opracowane rozwiązanie sprzętowe bazuje na architekturze wielordzeniowej, w której każdy blok realizuje przypisaną mu statycznie funkcjonalność. Rdzenie połączone są ze sobą za pomocą sieci wewnątrzukładowej (ang. Network on Chip, NoC) o architekturze siatki. W artykule opisano pokrótce autorskie oprogramowanie służące do generowania kodu sieci wewnątrzukładowej. Graficzny interfejs użytkownika został zaprezentowany na rys. 1. Narzędzie ma za zadanie dokonywać odwzorowania wybranych funkcjonalności do poszczególnych rdzeni z wykorzystaniem takich meta-heurystyk jak algorytmy genetyczne, symulowane wyżarzanie, poszukiwanie losowe czy algorytmu gradientowego. Jako kryterium optymalizacji można wybrać minimalizację całkowitego przesyłu danych, minimalizację maksymalnej liczby danych transmitowanych przez pojedyncze łącze, a także minimalizację odchylenia standardowego rozmiaru strumieni transmitowanych przez poszczególne łącza. Przykładowe wyniki optymalizacji losowej dla sieci wewnątrzukładowej zostały przedstawione w tab. 1, natomiast wyniki optymalizacji dla sieci wewnątrzukładowej wykorzystującej inne podejścia - w tab. 2. Dla systemu zoptymalizowanego w ten sposób został wygnerowany opisujący go kod w języku ImpulseC, który następnie posłużył do syntezy sprzętowej na układzie FPGA z rodziny Xilinx Virtex 5. Zajętość układu XC5VSX50T dla trzech wykorzystanych klasyfikatorów została przedstawiona na rys. 3. Z kolei tab. 3 przedstawia liczbę zasobów wykorzystanych przez narzędzie syntezy wysokiego poziomu dla tych klasyfikatorów. Technika przedstawiona w publikacji umożliwia określenie warunków i ograniczeń implementacji sprzętowej systemu służącego klasyfikacji danych multimedialnych.
    Źródło:
    Pomiary Automatyka Kontrola; 2014, R. 60, nr 6, 6; 382-384
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Synteza bezkolizyjnych sieci jednoukładowych dla systemów wbudowanych
    Contention-free and application-specific Network-on-Chip generation for embedded systems
    Autorzy:
    Tomaszewski, R.
    Deniziak, S.
    Powiązania:
    https://bibliotekanauki.pl/articles/156627.pdf
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    systemy wbudowane
    sieci jednoukładowe NoC
    generowanie topologii
    szeregowanie zadań i transmisji
    embedded systems
    Network on Chip (NoC)
    topology generation
    computation and communication scheduling
    Opis:
    Praca prezentuje metodologię generowania dedykowanych topologii bezkolizyjnych dla systemów wbudowanych, realizowanych w architekturze sieci jednoukładowych (ang. Network on Chip, NoC). Kombinacja uszeregowania zadań i transmisji systemu z nowym sposobem doboru topologii i rutingu w sieci NoC eliminuje kolizje transmisyjne, zapewniając jednocześnie spełnienie ograniczeń czasowych nałożonych na projektowaną aplikację. Przeprowadzone eksperymenty dowodzą przewagi zaprezentowanego rozwiązania nad typowymi metodami budowania sieci NoC.
    Although Network-on-Chip (NoC) [1] architectures present an interesting alternative to bus-based multiprocessor systems-on-chip (MPSoCs), they also need some effort to tackle communication contention problem. In this work the authors propose an efficient approach to application-specific irregular topology generation for contention-free NoC. There is taken advantage of a priori knowledge of the communication characteristic of the application (embedded system) to perform computation, communication scheduling and route generation with regard to performance constraints (Fig. 1). In the result there is obtained customized and minimal topology. The clear benefits of the authors' approach are: complete removal of network contention, simple router architecture without virtual channels, minimal network topology (in term of links necessary to guarantee contentionless communication), which meets system latency constraint, and input model of the system derived from co-synthesis of the embedded systems domain [6]. As demonstrated through experiments, this approach achieves far better performance than typical, random mesh networks and is comparable with well-known bandwidth-based solutions [3] (Tables 1, 3). In the resource-requirement field (interconnection fabric, Table 2) the authors' NoC is more saving than meshes (on average of 35%) and bandwidth-based custom topologies (on average of 25%).
    Źródło:
    Pomiary Automatyka Kontrola; 2011, R. 57, nr 1, 1; 12-14
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Multi-core Audio Decoding System Based on Networks on Chip Architecture
    Wielordzeniowe dekodowanie strumieni dźwiękowych opartych o architekturę sieci wewnątrzukładowych
    Autorzy:
    Dziurzański, P.
    Mąka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/156176.pdf
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci wewnątrzukładowe
    wielościeżkowe algorytmy routingu
    techniki odwzorowywania rdzeni
    Network on Chip (NoC)
    multi-path routing algorithms
    core mapping techniques
    Opis:
    A heuristic core mapping dedicated to multi-path routing algorithm for mesh Network on Chip dedicated to popular stream-based audio decoder algorithms is proposed. The processing units performing stages of a number of decoders are mapped into 2D mesh nodes in order to balance and minimize the bandwidths of the structure links. The experimental results confirming the benefits of the proposed approach are provided.
    W artykule przedstawiono heurystyczny algorytm odwzorowywania aplikacji zdominowanych przez dane do struktury dwuwymiarowej sieci wewnątrzukładowej. Jednostki przetwarzające są odwzorowywane do sieci NoC w sposób zmniejszający i wyrównujący przepustowości magistral wewnątrzukładowych. Do wyznaczania tras użyto wielościeżkowego algorytmu routingu.
    Źródło:
    Pomiary Automatyka Kontrola; 2008, R. 54, nr 8, 8; 475-476
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Binary-Tree-based Architecture of Network on Chip
    Wielordzeniowa realizacja koderów mowy wykorzystująca sieć NoC
    Autorzy:
    Dziurzański, P.
    Mąka, T.
    Powiązania:
    https://bibliotekanauki.pl/articles/154797.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sieci wewnątrzukładowe
    architektura wykorzystująca drzewo binarne
    techniki odwzorowywania rdzeni
    Network on Chip (NoC)
    binary-tree-based architecture
    core mapping techniques
    Opis:
    We analyzed a binary-tree based Network on Chip (NoC) architecture application for data transfer in real-time regime. In typical multimedia algorithms their links are not balanced using typical architectures, so we propose a simple algorithm for IP core mapping that significantly improves the link usage balance. The described experimental results show that the proposed architecture is characterized with lower target chip area and the yielded transfers are comparable with mesh architecture.
    W artykule została przeanalizowana możliwość zastosowania sieci wewnątrzukładowych (ang. Network on Chip, NoC) o architekturze drzewa binarnego do transmisji danych w czasie rzeczywistym dla algorytmów zdominowanych przez dane. Ponieważ w typowych algorytmach multimedialnych połączenia tradycyjnych NoC nie są wykorzystywane w sposób równomierny, wybór odpowiedniej architektury jest krytyczny dla efektywności transmisji danych i w rezultacie dla czasu realizacji obliczeń. W artykule zaproponowano prosty algorytm mapowania bloków IP, który w znacznym stopniu poprawia równomierność wykorzystania połączeń między rdzeniami. Zaprezentowane wyniki badań eksperymentalnych pokazują, że dla zaproponowanej architektury rozmiar docelowego układu będzie mniejszy, a transfery porównywalne z najpopularniejszą obecnie architekturą typu siatki. Uzyskane rezultaty mogą posłużyć do budowy adaptacyjnego algorytmu mapowania algorytmów do struktur sprzętowych z uwzględnieniem szeregu specyficznych ograniczeń algorytmów operujących na danych przesyłanych w czasie rzeczywistym.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 787-789
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Tytuł:
    Resource Utilization Estimation and Core Placement in an NoC-based MPSoC realizing a data-dominated algorithm
    Szacowanie wykorzystania zasobów i rozmieszczenia rdzeni przy realizacji algorytmów zdominowanych danymi w MPSoC opartych na NoC
    Autorzy:
    Dondziak, P.
    Dziurzański, P.
    Powiązania:
    https://bibliotekanauki.pl/articles/154795.pdf
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    szacowanie zasobów
    odwzorowanie rdzeni
    diagram przepływu danych i kontroli
    problem pokrycia paska
    sieci wewnątrzukładowe
    resource estimation
    core mapping
    Control Data Flow Graph
    Rectangular Strip Packing Problem
    Network on Chip (NoC)
    Opis:
    In this paper we propose a technique for estimating the number of NoC-based MPSoCs resources (measured in FPGA LUTs) needed for realizing an arbitrary data-dominated algorithm given in the SystemC language. This technique utilizes Control Data Flow Graphs describing the functionality of the code. In order to map the cores into the target chip we use the Bottom-Left-Decreasing algorithm for solving the 2D Rectangular Strip Packing problem. We illustrate the proposed technique with a lossless audio FLAC codec.
    W artykule zaproponowano technikę szacowania zasobów potrzebnych do realizacji wielordzeniowych układów MPSoC opartych na sieciach wewnątrzukładowych NoC (ang. Networks on Chip) realizujących dowolny algorytm zdominowany danymi. Algorytm ten jest wyrażony za pomocą kodu w języku opisu systemu SystemC. Jako miarę powierzchni przyjęto liczbę tablic look-up-table (LUT) układów typu FPGA, do których wejściowe algorytmy zostają odwzorowywane. Proponowana technika wykorzystuje diagram przepływu danych i kontroli (ang. Control Data Flow Graph, CDFG), opisujący funkcjonalność kodu. Następnie dla węzłów tego diagramu dokonuje się prostej estymacji wymaganych zasobów w zależności od typu danego węzła i rozmiaru danych, na których węzeł przeprowadza obliczenia. Proponowana technika została zilustrowana przykładem bezstratnego kodeka FLAC. Zaprezentowane wyniki badań eksperymentalnych pokazują dokładność od 99.3% do 57%, co jest zbliżone do wyników innych zespołów badawczych, np. [2, 4]. W celu odwzorowania rdzeni do docelowego układu użyto zachłannego algorytmu Bottom-Left-Decreasing do rozwiązania dwuwymiarowego problemu pokrycia paska. Badania przeprowadzono dla różnych ograniczeń maksymalnej wysokości paska; w artykule przedstawiono wizualizacje najlepszego i najgorszego przypadku.
    Źródło:
    Pomiary Automatyka Kontrola; 2010, R. 56, nr 7, 7; 784-786
    0032-4140
    Pojawia się w:
    Pomiary Automatyka Kontrola
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
      Wyświetlanie 1-12 z 12

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies